JP3744285B2 - シフトレジスタ及びその制御方法 - Google Patents

シフトレジスタ及びその制御方法 Download PDF

Info

Publication number
JP3744285B2
JP3744285B2 JP30957999A JP30957999A JP3744285B2 JP 3744285 B2 JP3744285 B2 JP 3744285B2 JP 30957999 A JP30957999 A JP 30957999A JP 30957999 A JP30957999 A JP 30957999A JP 3744285 B2 JP3744285 B2 JP 3744285B2
Authority
JP
Japan
Prior art keywords
data
shift
shift register
register unit
stage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP30957999A
Other languages
English (en)
Other versions
JP2001126491A (ja
Inventor
光行 中村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP30957999A priority Critical patent/JP3744285B2/ja
Priority to US09/696,027 priority patent/US6745216B1/en
Priority to DE60041029T priority patent/DE60041029D1/de
Priority to EP00123349A priority patent/EP1096506B1/en
Publication of JP2001126491A publication Critical patent/JP2001126491A/ja
Application granted granted Critical
Publication of JP3744285B2 publication Critical patent/JP3744285B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/76Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F5/00Methods or arrangements for data conversion without changing the order or content of the data handled
    • G06F5/06Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
    • G06F5/08Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations, the intermediate ones not being accessible for either enqueue or dequeue operations, e.g. using a shift register
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C19/00Digital stores in which the information is moved stepwise, e.g. shift registers

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Shift Register Type Memory (AREA)

Description

【0001】
【発明の属する技術分野】
本発明は、複数のレジスタユニットを従属接続して構成したシフトレジスタに関し、特に保持しているデータ列にデータ挿入等の操作を高速に行うことができるシフトレジスタおよびその制御方法に関する。
【0002】
【従来の技術】
シフトレジスタは、各種電子回路中で使用されているが、本発明に係るシフトレジスタは特にデータ列の操作に有効に活用できるものである。例えば、通信装置等ではデータを時刻順あるいはアドレス順に並べ変えたい場合など、データを順序良く整理したい場合等にはデータ列の操作が必要となる。
【0003】
従来、このような機能の実現は、ソフトウェア処理によっておこなわれていた。例えばデータ列中へのデータの挿入であれば、プログラムによって新しいデータを割り込ませたい場所から後ろに位置しているデータ群を1つずつ全てずらしてゆき、空いた場所に新しいデータを割り込ませるという手法が一般的であった。このため、データを1つ割り込ませるだけであっても多大な時間を要するという問題点があった。
【0004】
【発明が解決しようとする課題】
本発明の目的は、前述のようなデータ列に対する操作(データの構築)を、比較的簡単なハードウェア的構成を用いることで従来のソフトウェア処理に比べて格段に高速かつ簡単に行うためのシフトレジスタとその制御方法を新規に提案することにある。
【0005】
【課題を解決するための手段】
課題解決のため本発明によれば、シフトレジスタユニットを多段に縦続接続し、シフトクロックに従ってデータのシフト動作を行うシフトレジスタにおいて、各段のシフトレジスタユニットは、前段から入力する第1データと、当該シフトレジスタユニットに直接与えられる第2データと、のいずれか一方を入力データとして選択する選択手段を有し、任意の段のシフトレジスタユニットの前記選択手段に対して前記入力データとして前記第2データを選択するように指示する選択制御信号を出力し、かつ、前記選択制御信号に依存して前記任意の段以降のシフトレジスタユニットへ前記シフトクロックを出力する制御手段を有することを特徴とする
【0006】
上記回路構成により、例えば任意に位置指定される特定のレジスタユニットのみを直接入力動作としデータバス側を選択すれば、シフトクロックがアクティブになると、そのレジスタユニットはデータバス上のデータを取り込み、また、そのレジスタユニットから後のレジスタユニットでは前段の出力データを取り込む、即ちシフト動作を行うこととなる。これによりデータ列中への任意データの挿入が高速に行える。その他各種のデータ列操作が、各レジスタユニットの入力選択とシフトクロック印加の有無を適切に制御することで可能となる。
【0007】
また、本発明では上述した如きのシフトレジスタを複数個並列に用いてシフトレジスタを構成し、段数位置が対応したシフトレジスタユニット群毎に同期したシフトクロックが選択的に印加され、且つ段数位置の対応するシフトレジスタユニット群のそれぞれの直接入力端子からの入力動作が同期して行われるように構成する。これにより複数ビットを組にした例えばワード単位の高速なデータ操作が可能になる。
【0008】
また、指定された任意の位置のレジスタユニットに前記直接入力端子からデータを入力させるとともに当該レジスタユニットより後段のレジスタユニットの全てをシフト動作させるセレクト/シフト制御部を備えた構成とする。データ挿入が簡単な制御で行える。
【0009】
本発明の方法の1つは上述したようなシフトレジスタに順に保持されたデータ列の任意の位置に1段分のデータを挿入する場合の制御方法であり、挿入位置に対応するシフトレジスタユニットの入力を挿入すべきデータが印加された前記直接入力端子を選択し、前記挿入位置に対応するシフトレジスタユニット及び後段の連続するシフトレジスタユニットにシフトクロックを印加するように制御を行う。
【0010】
また、他の方法は前述シフトレジスタに順に保持されたデータ列の任意の位置にn段分のデータを挿入する場合の制御方法であって、前記挿入位置に対応するシフトレジスタユニット及び後段の連続するシフトレジスタユニットにn−1個のシフトクロックを印加し、その後、挿入位置に対応するシフトレジスタユニット及び後続する(n−1)個のシフトレジスタユニット群の前記直接入力端子に挿入すべきn段分のデータを順番を対応させて印加して当該n個のシフトレジスタユニット群のみ直接入力端子を選択してシフトクロックを印加するように制御する。
【0011】
更に他の方法は、前述シフトレジスタに順に保持されたデータ列の任意の位置のデータを置換する場合の制御方法であって、前記置換開始位置に対応するシフトレジスタユニットの前記直接入力端子に置換すべきデータを印加して当該シフトレジスタユニットのみ直接入力端子を選択してシフトクロックを印加する。
【0012】
また、本発明の上記同様に前述シフトレジスタに順に保持されたデータ列の任意の位置からn段分のデータを置換する場合の制御方法では、前記置換開始位置に対応するシフトレジスタユニット及び後続する(n−1)個のシフトレジスタユニット群の前記直接入力端子に置換すべきn段分のデータを順番を対応させて印加して当該n個のシフトレジスタユニット群のみ直接入力端子を選択してシフトクロックを印加する。
【0013】
【発明の実施の形態】
本発明のシフトレジスタは、シフトレジスタユニットを多段に縦続接続するとともに各レジスタユニットに直接にデータを入力可能な直接入力端子を設け、前記直接入力端子へのデータ入力を個別に制御可能なゲート手段と、任意位置の連続したレジスタユニット全てにのみシフトクロックを印加することも可能なクロック手段とを設ける。
【0014】
上記のようなシフトレジスタに対して所定制御を行うことでデータの挿入、置換等を行う。データの挿入には挿入位置に対応するシフトレジスタユニットの入力を挿入すべきデータが印加された前記直接入力端子を選択し、前記挿入位置に対応するシフトレジスタユニット及び後段の連続するシフトレジスタユニットにシフトクロックを印加する。複数回繰り返せば複数段のデータ挿入ができる。
【0015】
また、n段分のデータを挿入する場合の制御として、挿入位置に対応するシフトレジスタユニット及び後段の連続するシフトレジスタユニットにn−1個のシフトクロックを印加し、その後、挿入位置に対応するシフトレジスタユニット及び後続する(n−1)個のシフトレジスタユニット群の前記直接入力端子に挿入すべきn段分のデータを順番を対応させて印加して当該n個のシフトレジスタユニット群のみ直接入力端子を選択してシフトクロックを印加する。
【0016】
更に、前述シフトレジスタに順に保持されたデータ列の任意の位置からn段分のデータを置換する場合の制御には、置換開始位置に対応するシフトレジスタユニット及び後続する(n−1)個のシフトレジスタユニット群の直接入力端子に置換すべきn段分のデータを順番を対応させて印加して当該n個のシフトレジスタユニット群のみ直接入力端子を選択してシフトクロックを印加する。
【0017】
【実施例】
以下、実施例を挙げ図面を参照して本発明について詳細に説明する。図1は本発明装置の一実施例であるシフトレジスタ70のブロック図を示している。図1のシフトレジスタは、縦続接続された複数のレジスタユニット11〜1nと、シフト/セレクタ制御部10によって構成されている。
【0018】
各レジスタユニットには、その入力データとして前段のレジスタユニットの出力データまたはデータバスDB上のデ―タのいずれかを選択的に入力することができる。どちらの入力に印加されているデータを用いるかは、シフト/セレクタ制御部10からのSEL信号によって選択することができる。
【0019】
また、各レジスタユニットはシフト/セレクタ制御部10から出力されるCK信号に同期して入力データを取り込み、出力に反映させる。従って、各レジスタユニット全てに前段の出力データが入力される場合には全体として従来のシフトレジスタと同様にCK信号に同期してシフト動作を行う。
【0020】
CK信号(シフトクロック)は、外部のクロック源から加えられたクロックパルスをシフト/セレクタ制御部10で加工して出力されるもので、個々のシフトレジスタユニットに対して独立して印加が制御可能になっている。そして、単なるシフト動作のためには全てのシフトレジスタユニットに同一タイミングでCK信号を入力すれば良い。
【0021】
このようにクロック源とシフト/セレクタ制御部により構成されるクロック手段によって、例えばデータバス上のデータ取り込み動作を行うレジスタユニット以降にCK信号(シフトクロック)を供給することができる。
【0022】
図2の回路図は、レジスタ回路部の一実施例である。それぞれn個のセレクタ回路21〜2nとD型F/F(フリップフロップ)31〜3nを個々に対にしてレジスタユニットR1〜Rnとした構成であり、対となるレジスタユニットはn段に直列接続されている。
【0023】
各レジスタユニットはSEL信号がアクティブの場合A入力を、そうでない場合B入力(IN或いは前段レジスタユニットの出力)を選択する。またCK信号がアクティブになったとき、そのとき選択されている入力端子に印加されているデータを取り込んで保持するとともにこのデータを出力に反映させる。
【0024】
次に、シフト/セレクタ制御部10は、シフト位置指定データによって指定されるレジスタユニットRx(1≦x≦n)のみに対して、前段の出力データではなくデータバス上のデータを選択するよう指示する。また、シフト位置指定データによって指定されるレジスタユニットRx以降のレジスタユニットに対し、シフトクロックであるCK信号を与える。図3の回路図は、シフト/セレクタ制御部10の一実施例を示している。
【0025】
ラインデコーダ40には、シフト位置を指定するためのバイナリー信号1〜kが入力され、デコードされた結果SEL1〜SELnのいずれかの信号がアクティブとなる。OR回路52〜5nは、2つの入力の少なくとも1つがアクティブとなったとき、出力もアクティブとなる回路である。本実施例では、あるSEL信号がアクティブとなると、それを入力とするOR回路以降の全てのOR回路の出力がアクティブとなる。
【0026】
SEL1とOR回路の出力はイネーブル付きバッファ61〜6nのイネーブル端子に接続されている。イネーブルバッファは、イネーブル端子にアクティブ信号が印可されると入力信号が出力端子に出力される素子である。本回路例では、SELx(1≦x≦n)端子がアクティブになると、イネーブルバッファ6x以降の全てのイネーブルバッファのイネーブル端子がアクティブとなり、シフトクロックがCKx〜CKnに出力されるようになる。
【0027】
このように、シフト/セレクタ制御部はデータバス上のデータ取り込み動作を行うレジスタユニット以降にCK信号(シフトクロック)を供給する。また、そのレジスタユニットのみSEL信号として、データバス側を選択するような極性のものをシフト/セレクタ制御部10から出力する。
【0028】
以上述べた回路構成により、実施例のシフトレジスタは、シフト位置指定ビットで指定される、ある特定のレジスタユニットのみ入力としてデータバス側を選択し、シフトクロックがアクティブになると、そのレジスタユニットはデータバス上のデータを取り込み、また、そのレジスタユニットから後のレジスタユニットでは前段の出力データを取り込む、即ちシフト動作を行うこととなる。
【0029】
このように実施例レジスタ装置は、ある並びのデータ系列がシフトレジスタにセットされていて、その任意の位置に所望のデータを割り込ませたいという場合に、任意のレジスタユニットに対して所望のデータをセットしそのレジスタユニット以降に元からセットされているデータは後段にシフトさせるという動作(データの挿入)がハードウェアによって簡単かつ高速に実行可能である。
【0030】
本実施例のレジスタは、例えば一連のシリアルデータ中の所定位置に特定のシリアルコードを挿入する場合等に利用することができる。コード挿入の動作例を図4を参照して説明する。
【0031】
ステップ1は、ある時点で本実施例のシフトレジスタに格納されているデータ列を示す。R1〜Rnは連続するレジスタユニットを示す。ここでステップ2に示す如く、R7とR8の間に“1,1,1,0,0,0”という6ビットの連続データを挿入する場合を想定する。そのためには、データバス上にB4というデータを出力し、C1が格納されている8段目のレジスタユニットR8をシフト位置指定ビットで指定し、シフトクロックをアクティブとしシフトクロックに対応して順に“1,1,1,0,0,0”をレジスタユニットR8に入力すればよい。
【0032】
ステップ3は上記動作を行った結果を示す。同様な動作を繰返すことで6ビット分のデータが挿入される。ステップ4は最終結果を示す。このようにハードウェアによって、任意の位置にデータを割り込ませ、所望の並びのデータ列を構築することが出来る。なお、挿入位置から挿入個数分の段数だけシフト動作を行わせた後に、開いたレジスタユニット群に挿入データを並列入力しても同じようにデータの挿入が行える(図示なし)。
【0033】
上述のようなシフトレジスタを並列に複数個並列に接続して、共通のセレクト/シフト制御部によって段数位置が対応したシフトレジスタユニット群毎に同期したシフトクロックが選択的に印加され、且つ段数位置の対応するシフトレジスタユニット群のそれぞれの直接入力端子からの入力動作が同期して行われるようにしたシフトレジスタを構成することもできる。
【0034】
図5の回路図は、レジスタユニットの他の実施例を説明するブロック図である。それぞれm個(mは1以上)のセレクタ回路21´〜2m´とD型F/F(フリップフロップ)31´〜3m´を個々に対にした構成であり、各対(単位ユニット)には共通のSEL入力及び共通のCK入力が接続されている。各レジスタユニットはSEL信号がアクティブの場合A入力を、そうでない場合B入力を選択する。またCK信号がアクティブになったとき、そのとき選択されている入力端子に印加されているデータを取り込んで保持するとともにこのデータを出力に反映させる。
【0035】
このようなレジスタユニットを複数段、それぞれのレジスタユニットの出力(OUT1〜OUTm)を、次段のレジスタユニットの対応する単位ユニットのB入力に接続させて、順に縦続させることで複数ビット(mビット)のデータが扱えるシフトレジスタを構成することができる。A入力は、例えばデータバスに接続される(図1参照)。
【0036】
上述のシフトレジスタの動作例を図6を参照して説明する。まず前提条件として、大別するとA,B,C,Dの4種類のデータがあるとする。各種類には複数のデータがあり、それぞれ順序を示す番号がふられているものとする。ここでは次々に発生するデータをA〜Dの順に、なおかつ同じ種類の中では若番順(昇順)に並べる必要がある場合を想定する。
【0037】
ステップ1は、ある時点で本実施例のシフトレジスタに格納されているデータ列を示す。もしここでステップ2に示す如く、B4というデータが発生した場合、このデータはB3とC1との間に挿入すべきである。そのためには、データバス上にB4というデータを出力し、C1が格納されている8段目のレジスタユニットをシフト位置指定ビットで指定し、シフトクロックをアクティブとすればよい。ステップ3は上記動作を行った結果を示すものである。このようにハードウェアによって、任意の位置にデータを割り込ませ、所望の並びのデータ列を構築することが出来る。
【0038】
【発明の効果】
以上説明したように本発明によれば、既述した構成とこれに対応した制御によって、ある並びのデータ系列がシフトレジスタにセットされていて、その任意の位置に所望のデータを割り込ませる等のデータ列に対する操作が、任意のレジスタユニットに対して所望のデータをセットしそのレジスタユニット以降のレジスタユニットに順次にシフトさせることによりハードウェア上で簡単かつ高速に実行可能となるという効果が得られる。なお、本発明のシフトレジスタは構成的に簡易であり安価との利点を有する。
【図面の簡単な説明】
【図1】本発明のシフトレジスタの一実施例の構成を示すブロック図である。
【図2】本発明に係るレジスタユニットの構成の一例を示す回路図である。
【図3】本発明に係るシフト/セレクタ制御部の構成の一例を示す回路図である。
【図4】本発明のレジスタの作用を説明する説明図である。
【図5】本発明に係るレジスタユニットの構成の他の例を示す回路図である。
【図6】本発明のレジスタの作用を説明する説明図である。
【符号の説明】
10…シフト/セレクタ制御部
11〜1n…レジスタユニット
21〜2m…セレクタ回路
31〜3m…D型F/F(フリップフロップ)
40…ラインデコーダ
52〜5n…OR回路
61〜6n…イネーブル付きバッファ
70…シフトレジスタ
DB…データバス
R1〜Rm…レジスタユニット

Claims (2)

  1. シフトレジスタユニットを多段に縦続接続し、シフトクロックに従ってデータのシフト動作を行うシフトレジスタにおいて、
    各段のシフトレジスタユニットは、入力データとして第2データを選択するように指示する選択制御信号に基づいて、前段から入力する第1データと、当該シフトレジスタユニットに直接与えられる第2データと、のいずれか一方を入力データとして選択する選択手段を有し、
    任意の段のシフトレジスタユニットの前記選択手段に対して前記選択制御信号を出力し、かつ、前記選択制御信号の出力に依存して前記任意の段以降のシフトレジスタユニットへ前記シフトクロックを出力する制御手段を有することを特徴とするシフトレジスタ。
  2. 前記多段シフトレジスタユニットを複数列並列に用いて構成され、前記制御手段は、段数位置が対応したシフトレジスタユニット群毎に同期したシフトクロックを選択的に出力し、所望の段のシフトレジスタユニット群のそれぞれの前記選択手段に対して前記第2データを選択するように指示することを特徴とする請求項1または2に記載のシフトレジスタ。
JP30957999A 1999-10-29 1999-10-29 シフトレジスタ及びその制御方法 Expired - Fee Related JP3744285B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP30957999A JP3744285B2 (ja) 1999-10-29 1999-10-29 シフトレジスタ及びその制御方法
US09/696,027 US6745216B1 (en) 1999-10-29 2000-10-26 Shift register allowing direct data insertion
DE60041029T DE60041029D1 (de) 1999-10-29 2000-10-27 Schieberegister mit möglicher direkter Einfügung von Daten
EP00123349A EP1096506B1 (en) 1999-10-29 2000-10-27 Shift register allowing direct data insertion

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP30957999A JP3744285B2 (ja) 1999-10-29 1999-10-29 シフトレジスタ及びその制御方法

Publications (2)

Publication Number Publication Date
JP2001126491A JP2001126491A (ja) 2001-05-11
JP3744285B2 true JP3744285B2 (ja) 2006-02-08

Family

ID=17994740

Family Applications (1)

Application Number Title Priority Date Filing Date
JP30957999A Expired - Fee Related JP3744285B2 (ja) 1999-10-29 1999-10-29 シフトレジスタ及びその制御方法

Country Status (4)

Country Link
US (1) US6745216B1 (ja)
EP (1) EP1096506B1 (ja)
JP (1) JP3744285B2 (ja)
DE (1) DE60041029D1 (ja)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003037572A (ja) 2001-07-23 2003-02-07 Nec Corp スケジューリング方式
JP3765273B2 (ja) * 2002-02-06 2006-04-12 日本電気株式会社 シフトレジスタ
JP4894218B2 (ja) * 2005-10-07 2012-03-14 セイコーエプソン株式会社 半導体集積回路
US7839168B2 (en) 2006-12-12 2010-11-23 Nxp B.V. Circuit with parallel functional circuits with multi-phase control inputs
US8154815B2 (en) * 2008-12-18 2012-04-10 Lsi Corporation Systems and methods for generating equalization data using shift register architecture
US9390773B2 (en) 2011-06-28 2016-07-12 Hewlett Packard Enterprise Development Lp Shiftable memory
WO2013062559A1 (en) * 2011-10-27 2013-05-02 Hewlett-Packard Development Company, L.P. Shiftable memory employing ring registers
GB2509423B (en) 2011-10-27 2016-03-09 Hewlett Packard Development Co Shiftable memory supporting in-memory data structures
US9576619B2 (en) 2011-10-27 2017-02-21 Hewlett Packard Enterprise Development Lp Shiftable memory supporting atomic operation
US8854860B2 (en) 2011-10-28 2014-10-07 Hewlett-Packard Development Company, L.P. Metal-insulator transition latch
US9331700B2 (en) 2011-10-28 2016-05-03 Hewlett Packard Enterprise Development Lp Metal-insulator phase transition flip-flop
WO2013115779A1 (en) 2012-01-30 2013-08-08 Hewlett-Packard Development Company, L.P. Word shift static random access memory (ws-sram)
US9542307B2 (en) 2012-03-02 2017-01-10 Hewlett Packard Enterprise Development Lp Shiftable memory defragmentation
US9431074B2 (en) 2012-03-02 2016-08-30 Hewlett Packard Enterprise Development Lp Shiftable memory supporting bimodal storage
US8819376B2 (en) 2012-04-23 2014-08-26 Hewlett-Packard Development Company, L. P. Merging arrays using shiftable memory
CN104246892B (zh) 2012-07-10 2017-04-12 慧与发展有限责任合伙企业 列表排序静态随机存取存储器
US9202590B2 (en) * 2013-07-29 2015-12-01 Broadcom Corporation Low power shift register

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56131243A (en) 1980-03-18 1981-10-14 Mitsubishi Electric Corp Control signal inserting method
US4528647A (en) 1981-01-07 1985-07-09 Burroughs Corp. Wafer scale integrated circuit memories
JP2613223B2 (ja) * 1987-09-10 1997-05-21 株式会社日立製作所 演算装置
US4974184A (en) * 1988-05-05 1990-11-27 Honeywell Inc. Maximum length pseudo-random test pattern generator via feedback network modification
JPH06276062A (ja) * 1993-03-18 1994-09-30 Fujitsu Ltd マスタ/スレーブ型dフリップフロップが複数段接続された論理回路
JP3457977B2 (ja) 1993-06-04 2003-10-20 オリンパス光学工業株式会社 シフトレジスタ
US6384996B1 (en) * 1994-10-31 2002-05-07 Samsung Electronics Co., Ltd. Insertion of ones and zeroes into I-NRZI modulation for magnetic recording apparatus to facilitate head tracking
US5555202A (en) * 1994-12-05 1996-09-10 Cirrus Logic, Inc. Low-power, high-performance barrel shifter
US5903466A (en) * 1995-12-29 1999-05-11 Synopsys, Inc. Constraint driven insertion of scan logic for implementing design for test within an integrated circuit design
US6009451A (en) * 1996-11-22 1999-12-28 Lucent Technologies Inc. Method for generating barrel shifter result flags directly from input data
US6078937A (en) * 1996-12-19 2000-06-20 Vlsi Technology, Inc. Barrel shifter, circuit and method of manipulating a bit pattern
SE9701874D0 (sv) 1997-05-21 1997-05-21 Ferenc Belik AdressjusterbartRAM-minne (eller shiftminne)
US5983376A (en) * 1997-09-24 1999-11-09 Sun Microsystems, Inc. Automated scan insertion flow for control block design

Also Published As

Publication number Publication date
JP2001126491A (ja) 2001-05-11
EP1096506B1 (en) 2008-12-10
EP1096506A1 (en) 2001-05-02
DE60041029D1 (de) 2009-01-22
US6745216B1 (en) 2004-06-01

Similar Documents

Publication Publication Date Title
JP3744285B2 (ja) シフトレジスタ及びその制御方法
EP0047440B1 (en) Shift circuit
JP3008685B2 (ja) 可変長符号の復号化回路
US3781822A (en) Data rate-changing and reordering circuits
US5392315A (en) FIR filter coefficient updating system
CN112821889B (zh) 输出控制电路、数据传输方法和电子设备
USRE35254E (en) Conversion device for doubling/dividing the rate of a serial bit stream
JPS58124325A (ja) 可変遅延段数シフト・レジスタ
JP2003228990A (ja) シフトレジスタ
JP3953650B2 (ja) 情報符号化装置及び方法
JP2998647B2 (ja) データ順次セレクト方式
KR100537599B1 (ko) 평판표시장치에서의 영상 신호 처리 방법
JP2658894B2 (ja) スキャンパス回路
KR950000205Y1 (ko) 디지탈신호 지연회로
JPH0628151A (ja) シリアルデータのパラレルラッチ回路
JPH03171273A (ja) デジタル信号処理装置
KR0142792B1 (ko) 데이타 보간회로
JPH0191396A (ja) シフトレジスタ
JPH04361325A (ja) バレルシフタ装置
JP2006270178A (ja) Fir型デジタルフィルタ
JPH05143289A (ja) 加算回路
JPH11102282A (ja) インタフェースバッファ回路
JPH10290156A (ja) 多段カウンタの試験回路
JPH04343130A (ja) 累算器
JPH05114841A (ja) 信号生成回路

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20040610

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040622

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040823

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20050726

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20050825

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050909

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20050825

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20050928

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20051101

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20051114

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091202

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091202

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101202

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111202

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111202

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121202

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121202

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131202

Year of fee payment: 8

LAPS Cancellation because of no payment of annual fees