JP2003228990A - シフトレジスタ - Google Patents
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- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
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- Shift Register Type Memory (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【課題】 データ列の操作を高速かつ簡単に行う。
【解決手段】 本発明のシフトレジスタは、多段に縦続
接続された双方向レジスタユニット（ＲＵ）１１〜１ｎ
と、これらを制御するシフト制御部１０とによって構成
されている。双方向レジスタユニット１１〜１ｎは、Ｄ
ＩＲ信号によってシフト動作の方向を切り替え、ＳＥＬ
信号によって入力データを取り込む端子を直接入出力端
子Ａと前段用入出力端子Ｂから選択する。シフト制御部
１０は、ＲＵ番号指定データが入力されると、ＤＩＲ信
号に関わりなくＲＵ番号指定データによって指定される
双方向レジスタユニットに対し、対応するＳＥＬ信号出
力端子からＳＥＬ信号を出力する。また、ＲＵ番号指定
データによって指定される双方向レジスタユニット以降
の双方向レジスタユニットに対し、ＣＬＫ信号をそれぞ
れの対応するＣＬＫ信号出力端子から出力する。
接続された双方向レジスタユニット（ＲＵ）１１〜１ｎ
と、これらを制御するシフト制御部１０とによって構成
されている。双方向レジスタユニット１１〜１ｎは、Ｄ
ＩＲ信号によってシフト動作の方向を切り替え、ＳＥＬ
信号によって入力データを取り込む端子を直接入出力端
子Ａと前段用入出力端子Ｂから選択する。シフト制御部
１０は、ＲＵ番号指定データが入力されると、ＤＩＲ信
号に関わりなくＲＵ番号指定データによって指定される
双方向レジスタユニットに対し、対応するＳＥＬ信号出
力端子からＳＥＬ信号を出力する。また、ＲＵ番号指定
データによって指定される双方向レジスタユニット以降
の双方向レジスタユニットに対し、ＣＬＫ信号をそれぞ
れの対応するＣＬＫ信号出力端子から出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、複数の双方向レジ
スタユニットを縦続接続して構成したシフトレジスタに
関し、特に保持しているデータ列に対するデータ挿入や
データ削除等の操作を高速に行うことができるシフトレ
ジスタに関する。
スタユニットを縦続接続して構成したシフトレジスタに
関し、特に保持しているデータ列に対するデータ挿入や
データ削除等の操作を高速に行うことができるシフトレ
ジスタに関する。
【０００２】
【従来の技術】通信装置等でデータを時刻順あるいはア
ドレス順に並べ替えて、順序よく整理したい場合にはデ
ータ列の操作が必要となる。従来、このような機能の実
現は、ソフトウェア処理によって行われていた。例え
ば、データ列中へのデータの挿入であれば、プログラム
によって新しいデータを割り込ませたい場所から後ろに
位置しているデータ群を１つずつすべてずらしてゆき、
空いた場所に新しいデータを割り込ませるという手法が
一般的であった。このため、データを１つ割り込ませる
だけであっても多大な時間を要するという問題点があっ
た。
ドレス順に並べ替えて、順序よく整理したい場合にはデ
ータ列の操作が必要となる。従来、このような機能の実
現は、ソフトウェア処理によって行われていた。例え
ば、データ列中へのデータの挿入であれば、プログラム
によって新しいデータを割り込ませたい場所から後ろに
位置しているデータ群を１つずつすべてずらしてゆき、
空いた場所に新しいデータを割り込ませるという手法が
一般的であった。このため、データを１つ割り込ませる
だけであっても多大な時間を要するという問題点があっ
た。
【０００３】この問題を解決するため、本願発明者は、
特開２００１−１２６４９１において、データ列に対す
るデータ挿入操作（データの構築）を比較的簡単なハー
ドウェア的構成を用いることで従来のソフトウェア処理
に比べて格段に高速かつ簡単に行うためのシフトレジス
タを提案している。
特開２００１−１２６４９１において、データ列に対す
るデータ挿入操作（データの構築）を比較的簡単なハー
ドウェア的構成を用いることで従来のソフトウェア処理
に比べて格段に高速かつ簡単に行うためのシフトレジス
タを提案している。
【０００４】
【発明が解決しようとする課題】しかしながら、特開２
００１−１２６４９１で示したシフトレジスタは、デー
タ列中へのデータの挿入を高速かつ簡単に行うことがで
きるが、保持しているデータ列から特定のデータを削除
しようとすると、処理時間がかかるという問題があっ
た。これは、特定のデータを削除するためには、削除し
たいデータが記録されているシフトレジスタユニットの
後段の連続するシフトレジスタユニットに記録されてい
るデータを逐次読み出し、前段のシフトレジスタユニッ
トに書き込む動作を繰り返す必要があるためである。本
発明の目的は、データ列中へのデータの挿入およびデー
タ列中からのデータの削除のようなデータ列に対する操
作を、比較的簡単なハードウェア的構成を用いて格段に
高速かつ簡単に行うためのシフトレジスタを提案するこ
とにある。
００１−１２６４９１で示したシフトレジスタは、デー
タ列中へのデータの挿入を高速かつ簡単に行うことがで
きるが、保持しているデータ列から特定のデータを削除
しようとすると、処理時間がかかるという問題があっ
た。これは、特定のデータを削除するためには、削除し
たいデータが記録されているシフトレジスタユニットの
後段の連続するシフトレジスタユニットに記録されてい
るデータを逐次読み出し、前段のシフトレジスタユニッ
トに書き込む動作を繰り返す必要があるためである。本
発明の目的は、データ列中へのデータの挿入およびデー
タ列中からのデータの削除のようなデータ列に対する操
作を、比較的簡単なハードウェア的構成を用いて格段に
高速かつ簡単に行うためのシフトレジスタを提案するこ
とにある。
【０００５】
【課題を解決するための手段】上述した課題を解決する
ために、本発明のシフトレジスタは、複数の双方向レジ
スタユニットを縦続接続して構成するシフトレジスタで
あって、各双方向レジスタユニットが直接にデータを入
出力可能な直接入出力端子を有し、各双方向レジスタユ
ニットの入出力方向を切り替える入出力方向切替手段
と、任意の双方向レジスタユニットに対し、直接入出力
端子を介したデータ入出力を択一的に行う双方向レジス
タユニット選択手段と、縦続接続した双方向レジスタユ
ニット群の双方向レジスタユニット選択手段により選択
された双方向レジスタユニットから終端までの双方向レ
ジスタユニットにシフトクロックを選択的に供給するシ
フトクロック供給手段とを備えたことによって特徴づけ
られる。
ために、本発明のシフトレジスタは、複数の双方向レジ
スタユニットを縦続接続して構成するシフトレジスタで
あって、各双方向レジスタユニットが直接にデータを入
出力可能な直接入出力端子を有し、各双方向レジスタユ
ニットの入出力方向を切り替える入出力方向切替手段
と、任意の双方向レジスタユニットに対し、直接入出力
端子を介したデータ入出力を択一的に行う双方向レジス
タユニット選択手段と、縦続接続した双方向レジスタユ
ニット群の双方向レジスタユニット選択手段により選択
された双方向レジスタユニットから終端までの双方向レ
ジスタユニットにシフトクロックを選択的に供給するシ
フトクロック供給手段とを備えたことによって特徴づけ
られる。
【０００６】このシフトレジスタの一構成例は、双方向
レジスタユニットが並列配置された複数の双方向レジス
タから構成され、これらの双方向レジスタは、シフトク
ロックが同期して印加され、かつそれぞれの直接入出力
端子からの入出力動作が同期して行われる。また、別の
構成例は格納されたデータ内容を指示するとこのデータ
が格納されている双方向レジスタユニットに対応した番
号が出力される手段をさらに有する。さらに別の構成例
は、双方向レジスタユニットが最後尾検出情報の入出力
を行う双方向レジスタをさらに有し、かつ最後尾検出情
報が格納されている双方向レジスタユニットに対応した
番号が出力される手段をさらに有する。
レジスタユニットが並列配置された複数の双方向レジス
タから構成され、これらの双方向レジスタは、シフトク
ロックが同期して印加され、かつそれぞれの直接入出力
端子からの入出力動作が同期して行われる。また、別の
構成例は格納されたデータ内容を指示するとこのデータ
が格納されている双方向レジスタユニットに対応した番
号が出力される手段をさらに有する。さらに別の構成例
は、双方向レジスタユニットが最後尾検出情報の入出力
を行う双方向レジスタをさらに有し、かつ最後尾検出情
報が格納されている双方向レジスタユニットに対応した
番号が出力される手段をさらに有する。
【０００７】
【発明の実施の形態】以下に図を用いて発明の実施の形
態を説明する。図１は、本発明にかかるシフトレジスタ
の第１の実施の形態を示しており、このシフトレジスタ
は、多段に縦続接続されたｎ個（ｎは２以上の自然数）
の双方向レジスタユニット（ＲＵ）１１〜１ｎと、これ
らの双方向レジスタユニット１１〜１ｎを制御するシフ
ト制御部１０とによって構成されている。
態を説明する。図１は、本発明にかかるシフトレジスタ
の第１の実施の形態を示しており、このシフトレジスタ
は、多段に縦続接続されたｎ個（ｎは２以上の自然数）
の双方向レジスタユニット（ＲＵ）１１〜１ｎと、これ
らの双方向レジスタユニット１１〜１ｎを制御するシフ
ト制御部１０とによって構成されている。
【０００８】各双方向レジスタユニット１１〜１ｎは、
ｍビット（ｍは自然数）のバス幅を有するデータバス９
と直接にデータを入出力可能なｍビットの直接入出力端
子Ａと、前段の双方向レジスタユニットとデータの入出
力を行うｍビットの前段用入出力端子Ｂと、後段の双方
向レジスタユニットとデータの入出力を行うｍビットの
後段用入出力端子Ｃとを有している。さらに、ＣＬＫ信
号（シフトクロック）を入力するＣＬＫ信号端子と、シ
フト動作の方向を指定するＤＩＲ信号を入力するＤＩＲ
信号端子と、データバス９と直接にデータを入出力する
双方向レジスタユニットを指定するＳＥＬ信号を入力す
るＳＥＬ信号端子と、ＳＥＬ信号と組み合わせて保持デ
ータをデータバス９に出力させるＯＥ信号を入力するＯ
Ｅ信号端子とを有している。
ｍビット（ｍは自然数）のバス幅を有するデータバス９
と直接にデータを入出力可能なｍビットの直接入出力端
子Ａと、前段の双方向レジスタユニットとデータの入出
力を行うｍビットの前段用入出力端子Ｂと、後段の双方
向レジスタユニットとデータの入出力を行うｍビットの
後段用入出力端子Ｃとを有している。さらに、ＣＬＫ信
号（シフトクロック）を入力するＣＬＫ信号端子と、シ
フト動作の方向を指定するＤＩＲ信号を入力するＤＩＲ
信号端子と、データバス９と直接にデータを入出力する
双方向レジスタユニットを指定するＳＥＬ信号を入力す
るＳＥＬ信号端子と、ＳＥＬ信号と組み合わせて保持デ
ータをデータバス９に出力させるＯＥ信号を入力するＯ
Ｅ信号端子とを有している。
【０００９】この双方向レジスタユニットは、ＤＩＲ信
号によってシフト動作の方向を切り替えることが可能で
ある。ここで、図１の左から右にシフト動作する方向を
順方向、右から左にシフト動作する方向を逆方向とす
る。まず、ＤＩＲ信号が順方向に設定された場合につい
て説明する。この双方向レジスタユニットは、ＤＩＲ信
号が順方向のとき、保持データを後段用入出力端子Ｃか
ら出力する。また、入力データとして前段の双方向レジ
スタユニットの後段用入出力端子Ｃから出力される出力
データと、データバス９上のデータのいずれを用いるか
をＳＥＬ信号によって選択することができ、ＣＬＫ信号
によってこの入力データを取り込む。
号によってシフト動作の方向を切り替えることが可能で
ある。ここで、図１の左から右にシフト動作する方向を
順方向、右から左にシフト動作する方向を逆方向とす
る。まず、ＤＩＲ信号が順方向に設定された場合につい
て説明する。この双方向レジスタユニットは、ＤＩＲ信
号が順方向のとき、保持データを後段用入出力端子Ｃか
ら出力する。また、入力データとして前段の双方向レジ
スタユニットの後段用入出力端子Ｃから出力される出力
データと、データバス９上のデータのいずれを用いるか
をＳＥＬ信号によって選択することができ、ＣＬＫ信号
によってこの入力データを取り込む。
【００１０】この場合、双方向レジスタユニットは、Ｓ
ＥＬ信号によって入力データを取り込む端子を直接入出
力端子Ａと前段用入出力端子Ｂから選択する。取り込ま
れた入力データは、次のＣＬＫ信号が入力されるまで保
持される。また、ＳＥＬ信号によって直接入出力端子Ａ
が選択されているときに、ＯＥ信号端子にＯＥ信号が入
力されると、保持データをデータバス９に出力する。な
お、ＯＥ信号は、外部から各双方向レジスタユニット１
１〜１ｎに共通の信号として供給される。
ＥＬ信号によって入力データを取り込む端子を直接入出
力端子Ａと前段用入出力端子Ｂから選択する。取り込ま
れた入力データは、次のＣＬＫ信号が入力されるまで保
持される。また、ＳＥＬ信号によって直接入出力端子Ａ
が選択されているときに、ＯＥ信号端子にＯＥ信号が入
力されると、保持データをデータバス９に出力する。な
お、ＯＥ信号は、外部から各双方向レジスタユニット１
１〜１ｎに共通の信号として供給される。
【００１１】一方、ＤＩＲ信号が逆方向に設定された場
合、この双方向レジスタユニットは保持データを前段用
入出力端子Ｂから出力する。また、入力データとして後
段の双方向レジスタユニットの前段用入出力端子Ｂから
出力される出力データをＣＬＫ信号によって取り込み、
次のＣＬＫ信号が入力されるまで保持する。また、ＳＥ
Ｌ信号によって直接入出力端子Ａが選択されているとき
に、ＯＥ信号端子にＯＥ信号が入力されると、保持デー
タをデータバス９に出力する。
合、この双方向レジスタユニットは保持データを前段用
入出力端子Ｂから出力する。また、入力データとして後
段の双方向レジスタユニットの前段用入出力端子Ｂから
出力される出力データをＣＬＫ信号によって取り込み、
次のＣＬＫ信号が入力されるまで保持する。また、ＳＥ
Ｌ信号によって直接入出力端子Ａが選択されているとき
に、ＯＥ信号端子にＯＥ信号が入力されると、保持デー
タをデータバス９に出力する。
【００１２】シフト制御部１０は、ｋビット（ｋは自然
数）のＲＵ番号指定端子と、ＤＩＲ信号入力端子と、Ｃ
ＬＫ信号入力端子と、各双方向レジスタユニット１１〜
１ｎに１対１で対応したｎ組のＳＥＬ信号出力端子とＤ
ＩＲ信号出力端子とＣＬＫ信号出力端子を有している。
シフト制御部１０は、ＲＵ番号指定端子にＲＵ番号指定
データのバイナリー信号が入力されると、ＤＩＲ信号に
関わりなく、ＲＵ番号指定データによって指定される双
方向レジスタユニットに対し、対応するＳＥＬ信号出力
端子からＳＥＬ信号を出力する。
数）のＲＵ番号指定端子と、ＤＩＲ信号入力端子と、Ｃ
ＬＫ信号入力端子と、各双方向レジスタユニット１１〜
１ｎに１対１で対応したｎ組のＳＥＬ信号出力端子とＤ
ＩＲ信号出力端子とＣＬＫ信号出力端子を有している。
シフト制御部１０は、ＲＵ番号指定端子にＲＵ番号指定
データのバイナリー信号が入力されると、ＤＩＲ信号に
関わりなく、ＲＵ番号指定データによって指定される双
方向レジスタユニットに対し、対応するＳＥＬ信号出力
端子からＳＥＬ信号を出力する。
【００１３】また、ＲＵ番号指定データによって指定さ
れる双方向レジスタユニット以降の双方向レジスタユニ
ットに対し、ＣＬＫ信号入力端子から入力されたシフト
クロックであるＣＬＫ信号をそれぞれの対応するＣＬＫ
信号出力端子から出力する。ＤＩＲ信号入力端子から入
力されたＤＩＲ信号は、各双方向レジスタユニット１１
〜１ｎにそれぞれの対応するＤＩＲ信号出力端子からそ
のまま分配する。
れる双方向レジスタユニット以降の双方向レジスタユニ
ットに対し、ＣＬＫ信号入力端子から入力されたシフト
クロックであるＣＬＫ信号をそれぞれの対応するＣＬＫ
信号出力端子から出力する。ＤＩＲ信号入力端子から入
力されたＤＩＲ信号は、各双方向レジスタユニット１１
〜１ｎにそれぞれの対応するＤＩＲ信号出力端子からそ
のまま分配する。
【００１４】このように、シフト制御部１０は、任意の
双方向レジスタユニットに対し直接入出力端子を介した
データ入出力を択一的に行う双方向レジスタユニット選
択手段と、縦続接続した双方向レジスタユニット群１１
〜１ｎの双方向レジスタユニット選択手段により選択さ
れた双方向レジスタユニットから終端までの双方向レジ
スタユニットにシフトクロックを選択的に供給するシフ
トクロック供給手段と、各双方向レジスタユニット１１
〜１ｎの入出力方向を切り替える入出力方向切替手段と
を有する。
双方向レジスタユニットに対し直接入出力端子を介した
データ入出力を択一的に行う双方向レジスタユニット選
択手段と、縦続接続した双方向レジスタユニット群１１
〜１ｎの双方向レジスタユニット選択手段により選択さ
れた双方向レジスタユニットから終端までの双方向レジ
スタユニットにシフトクロックを選択的に供給するシフ
トクロック供給手段と、各双方向レジスタユニット１１
〜１ｎの入出力方向を切り替える入出力方向切替手段と
を有する。
【００１５】次に、この実施の形態のシフトレジスタを
構成する各部の回路構成の具体例について説明する。図
２は、双方向レジスタユニットの１ビット分の構成を示
す回路図であり、この回路がデータバスのバス幅分だけ
並列に並んで１段の双方向レジスタユニットを構成す
る。図２において、この回路は、Ｄ型フリップフロップ
２０、２つのセレクタ２１，２２、３つのイネーブル付
きバッファ２３，２４，２５、ＮＯＴ回路２６及びＡＮ
Ｄ回路２７からなる。
構成する各部の回路構成の具体例について説明する。図
２は、双方向レジスタユニットの１ビット分の構成を示
す回路図であり、この回路がデータバスのバス幅分だけ
並列に並んで１段の双方向レジスタユニットを構成す
る。図２において、この回路は、Ｄ型フリップフロップ
２０、２つのセレクタ２１，２２、３つのイネーブル付
きバッファ２３，２４，２５、ＮＯＴ回路２６及びＡＮ
Ｄ回路２７からなる。
【００１６】この場合、Ｄ型フリップフロップ２０に
は、データ入力端子ＤＩＮとデータ出力端子ＤＯＵＴと
ＣＬＫ信号入力端子ＣＬＫとがある。データ入力端子Ｄ
ＩＮは、順方向と逆方向の入力切替に用いるセレクタ２
２の出力端子に接続されている。データ出力端子ＤＯＵ
Ｔは、３つのイネーブル付きバッファ２３，２４，２５
の各入力に接続されている。ＣＬＫ信号入力端子ＣＬＫ
は、双方向レジスタユニットのＣＬＫ信号端子に接続さ
れている。なお、Ｄ型フリップフロップ２０に代えてラ
ッチ等を用いてもよい。また、Ｄ型フリップフロップに
はリセットやプリセットの信号が接続されるのが普通で
あるが、ここでは簡単のため記載していない。
は、データ入力端子ＤＩＮとデータ出力端子ＤＯＵＴと
ＣＬＫ信号入力端子ＣＬＫとがある。データ入力端子Ｄ
ＩＮは、順方向と逆方向の入力切替に用いるセレクタ２
２の出力端子に接続されている。データ出力端子ＤＯＵ
Ｔは、３つのイネーブル付きバッファ２３，２４，２５
の各入力に接続されている。ＣＬＫ信号入力端子ＣＬＫ
は、双方向レジスタユニットのＣＬＫ信号端子に接続さ
れている。なお、Ｄ型フリップフロップ２０に代えてラ
ッチ等を用いてもよい。また、Ｄ型フリップフロップに
はリセットやプリセットの信号が接続されるのが普通で
あるが、ここでは簡単のため記載していない。
【００１７】２つのセレクタ２１，２２は、共に２つの
入力端子と選択信号入力端子と出力端子とがある。セレ
クタ２１は、一方の入力端子０が双方向レジスタユニッ
トの前段用入出力端子Ｂｉ（１≦ｉ≦ｍ）に接続され、
他方の入力端子１が双方向レジスタユニットの直接入出
力端子Ａｉ（１≦ｉ≦ｍ）に接続され、選択信号入力端
子が双方向レジスタユニットのＳＥＬ信号端子に接続さ
れている。セレクタ２２は、一方の入力端子０が双方向
レジスタユニットの後段用入出力端子Ｃｉ（１≦ｉ≦
ｍ）に接続され、他方の入力端子１がセレクタ２１の出
力端子に接続され、選択信号入力端子が双方向レジスタ
ユニットのＤＩＲ信号端子に接続されている。また、出
力端子が前述したようにＤ型フリップフロップ２０のデ
ータ入力端子ＤＩＮに接続されている。
入力端子と選択信号入力端子と出力端子とがある。セレ
クタ２１は、一方の入力端子０が双方向レジスタユニッ
トの前段用入出力端子Ｂｉ（１≦ｉ≦ｍ）に接続され、
他方の入力端子１が双方向レジスタユニットの直接入出
力端子Ａｉ（１≦ｉ≦ｍ）に接続され、選択信号入力端
子が双方向レジスタユニットのＳＥＬ信号端子に接続さ
れている。セレクタ２２は、一方の入力端子０が双方向
レジスタユニットの後段用入出力端子Ｃｉ（１≦ｉ≦
ｍ）に接続され、他方の入力端子１がセレクタ２１の出
力端子に接続され、選択信号入力端子が双方向レジスタ
ユニットのＤＩＲ信号端子に接続されている。また、出
力端子が前述したようにＤ型フリップフロップ２０のデ
ータ入力端子ＤＩＮに接続されている。
【００１８】３つのイネーブル付きバッファ２３，２
４，２５は、共に入力端子とイネーブル信号入力端子と
出力端子とがある。イネーブル付きバッファ２３は、入
力端子が前述したようにＤ型フリップフロップ２０のデ
ータ出力端子ＤＯＵＴに接続され、出力端子が双方向レ
ジスタユニットの前段用入出力端子Ｂｉ（１≦ｉ≦ｍ）
に接続され、イネーブル信号入力端子がＮＯＴ回路２６
の出力端子に接続されている。また、ＮＯＴ回路２６の
入力端子は双方向レジスタユニットのＤＩＲ信号端子に
接続されている。
４，２５は、共に入力端子とイネーブル信号入力端子と
出力端子とがある。イネーブル付きバッファ２３は、入
力端子が前述したようにＤ型フリップフロップ２０のデ
ータ出力端子ＤＯＵＴに接続され、出力端子が双方向レ
ジスタユニットの前段用入出力端子Ｂｉ（１≦ｉ≦ｍ）
に接続され、イネーブル信号入力端子がＮＯＴ回路２６
の出力端子に接続されている。また、ＮＯＴ回路２６の
入力端子は双方向レジスタユニットのＤＩＲ信号端子に
接続されている。
【００１９】イネーブル付きバッファ２４は、入力端子
が前述したようにＤ型フリップフロップ２０のデータ出
力端子ＤＯＵＴに接続され、出力端子が双方向レジスタ
ユニットの直接入出力端子Ａｉ（１≦ｉ≦ｍ）に接続さ
れ、イネーブル信号入力端子がＡＮＤ回路２７の出力端
子に接続されている。また、ＡＮＤ回路２７は２つの入
力端子があり、一方の入力端子が双方向レジスタユニッ
トのＳＥＬ信号端子に、他方の入力端子がＯＥ信号端子
にそれぞれ接続されている。
が前述したようにＤ型フリップフロップ２０のデータ出
力端子ＤＯＵＴに接続され、出力端子が双方向レジスタ
ユニットの直接入出力端子Ａｉ（１≦ｉ≦ｍ）に接続さ
れ、イネーブル信号入力端子がＡＮＤ回路２７の出力端
子に接続されている。また、ＡＮＤ回路２７は２つの入
力端子があり、一方の入力端子が双方向レジスタユニッ
トのＳＥＬ信号端子に、他方の入力端子がＯＥ信号端子
にそれぞれ接続されている。
【００２０】イネーブル付きバッファ２５は、入力端子
が前述したようにＤ型フリップフロップ２０のデータ出
力端子ＤＯＵＴに接続され、出力端子が双方向レジスタ
ユニットの後段用入出力端子Ｃｉ（１≦ｉ≦ｍ）に接続
され、イネーブル信号入力端子が双方向レジスタユニッ
トのＤＩＲ信号端子に接続されている。
が前述したようにＤ型フリップフロップ２０のデータ出
力端子ＤＯＵＴに接続され、出力端子が双方向レジスタ
ユニットの後段用入出力端子Ｃｉ（１≦ｉ≦ｍ）に接続
され、イネーブル信号入力端子が双方向レジスタユニッ
トのＤＩＲ信号端子に接続されている。
【００２１】次に、図２の回路の動作を説明する。ま
ず、ＤＩＲ信号がＨの場合、双方向シフトレジスタは順
方向の動作を行い、前段用入出力端子Ｂｉがデータ入力
ポート、後段用入出力端子Ｃｉがデータ出力ポートとな
る。これはセレクタ２２、イネーブル付きバッファ２
３，２５及びＮＯＴ回路２６の働きによる。このときＳ
ＥＬ信号がＬならセレクタ２１は前段の双方向レジスタ
ユニットからの信号が入力されている前段用入出力端子
Ｂｉ側、ＳＥＬ信号がＨならデータバス側からの信号が
入力されている直接入出力端子Ａｉを選択し、ＣＬＫ信
号の印加によって入力データを取り込む。
ず、ＤＩＲ信号がＨの場合、双方向シフトレジスタは順
方向の動作を行い、前段用入出力端子Ｂｉがデータ入力
ポート、後段用入出力端子Ｃｉがデータ出力ポートとな
る。これはセレクタ２２、イネーブル付きバッファ２
３，２５及びＮＯＴ回路２６の働きによる。このときＳ
ＥＬ信号がＬならセレクタ２１は前段の双方向レジスタ
ユニットからの信号が入力されている前段用入出力端子
Ｂｉ側、ＳＥＬ信号がＨならデータバス側からの信号が
入力されている直接入出力端子Ａｉを選択し、ＣＬＫ信
号の印加によって入力データを取り込む。
【００２２】また、ＤＩＲ信号がＬの場合、双方向シフ
トレジスタは、後段用入出力端子Ｃｉがデータ入力ポー
ト、前段用入出力端子Ｂｉがデータ出力ポートとなり、
逆方向のシフト動作を行う。すなわち、ＣＬＫ信号の印
加によって後段用入出力端子Ｃｉからの入力データを取
り込む。また、ＳＥＬ信号とＯＥ信号がＨの場合はＤＩ
Ｒ信号の向きによらず、ＡＮＤ回路２７がＨとなり、イ
ネーブル付きバッファ２４が導通してデータバス上にＤ
型フリップフロップ２０のデータを出力する。
トレジスタは、後段用入出力端子Ｃｉがデータ入力ポー
ト、前段用入出力端子Ｂｉがデータ出力ポートとなり、
逆方向のシフト動作を行う。すなわち、ＣＬＫ信号の印
加によって後段用入出力端子Ｃｉからの入力データを取
り込む。また、ＳＥＬ信号とＯＥ信号がＨの場合はＤＩ
Ｒ信号の向きによらず、ＡＮＤ回路２７がＨとなり、イ
ネーブル付きバッファ２４が導通してデータバス上にＤ
型フリップフロップ２０のデータを出力する。
【００２３】図３は、シフト制御部の構成を示す回路図
であり、この回路は、ラインデコーダ３０とｎ個のイネ
ーブル付きバッファ３１〜３ｎと（ｎ−１）個のＯＲ回
路４２〜４ｎとからなる。この場合、ラインデコーダ３
０には、シフト制御部のｋビット（ｋは自然数）のＲＵ
番号指定端子と１対１に接続されたＲＵ番号指定信号入
力端子１〜ｋと、この入力のデコード結果を出力するｎ
個の出力端子１〜ｎとがある。また、イネーブル付きバ
ッファ３１〜３ｎは入力端子とイネーブル信号入力端子
と出力端子とがあり、ＯＲ回路４２〜４ｎは２つの入力
端子と出力端子とがある。
であり、この回路は、ラインデコーダ３０とｎ個のイネ
ーブル付きバッファ３１〜３ｎと（ｎ−１）個のＯＲ回
路４２〜４ｎとからなる。この場合、ラインデコーダ３
０には、シフト制御部のｋビット（ｋは自然数）のＲＵ
番号指定端子と１対１に接続されたＲＵ番号指定信号入
力端子１〜ｋと、この入力のデコード結果を出力するｎ
個の出力端子１〜ｎとがある。また、イネーブル付きバ
ッファ３１〜３ｎは入力端子とイネーブル信号入力端子
と出力端子とがあり、ＯＲ回路４２〜４ｎは２つの入力
端子と出力端子とがある。
【００２４】ラインデコーダ３０のｎ個の出力端子１〜
ｎは、それぞれシフト制御部のｎ個のＳＥＬ信号出力に
１対１で接続される。また、この出力端子１は、１段目
のイネーブル付きバッファ３１のイネーブル信号入力端
子と、２段目のＯＲ回路４２の一方の入力端子に接続さ
れる。このＯＲ回路４２の他方の入力端子にはラインデ
コーダ３０の出力端子２が接続され、ＯＲ回路４２の出
力端子は２段目のイネーブル付きバッファ３２のイネー
ブル信号入力端子と、３段目のＯＲ回路４３の一方の入
力端子に接続される。
ｎは、それぞれシフト制御部のｎ個のＳＥＬ信号出力に
１対１で接続される。また、この出力端子１は、１段目
のイネーブル付きバッファ３１のイネーブル信号入力端
子と、２段目のＯＲ回路４２の一方の入力端子に接続さ
れる。このＯＲ回路４２の他方の入力端子にはラインデ
コーダ３０の出力端子２が接続され、ＯＲ回路４２の出
力端子は２段目のイネーブル付きバッファ３２のイネー
ブル信号入力端子と、３段目のＯＲ回路４３の一方の入
力端子に接続される。
【００２５】同様にＯＲ回路４３〜４ｎの出力は同じ段
のイネーブル付きバッファ３３〜３ｎのイネーブル信号
入力端子に接続され、ＯＲ回路４３〜４（ｎ−１）の出
力が次段のＯＲ回路の一方の入力端子に接続される。ま
た、ラインデコーダ３０の出力端子３〜ｎがそれぞれ対
応する段のＯＲ回路４３〜４ｎの他方の入力端子に接続
される。さらに、シフト制御部のＤＩＲ信号入力端子が
シフト制御部のｎ個のＤＩＲ信号出力に接続される。
のイネーブル付きバッファ３３〜３ｎのイネーブル信号
入力端子に接続され、ＯＲ回路４３〜４（ｎ−１）の出
力が次段のＯＲ回路の一方の入力端子に接続される。ま
た、ラインデコーダ３０の出力端子３〜ｎがそれぞれ対
応する段のＯＲ回路４３〜４ｎの他方の入力端子に接続
される。さらに、シフト制御部のＤＩＲ信号入力端子が
シフト制御部のｎ個のＤＩＲ信号出力に接続される。
【００２６】次に、図３の回路の動作を説明する。ライ
ンデコーダ３０にＲＵ番号指定信号１〜ｋが入力される
と、デコードされた結果として出力端子１〜ｎのうち、
ＲＵ番号指定信号で指定された番号に対応する出力端子
の出力がＨとなってこれに接続されたＳＥＬ信号出力が
Ｈとなる。また、ＯＲ回路４２〜４ｎのうち、Ｈとなっ
たＳＥＬ信号が入力されたＯＲ回路以降に接続されたも
のも次々と出力がＨとなる。この結果、ＲＵ番号指定信
号で指定された番号以降のイネーブル付きバッファが導
通して指定された番号以降のＣＬＫ信号出力にＣＬＫ信
号が伝達される。ＤＩＲ信号については本実施の形態で
は特に加工せずにすべてのＤＩＲ信号出力に伝達してい
るが、ＣＬＫ信号と同様に、ＳＥＬ信号で指定された番
号以降のみ極性を変えるなどの制御を行う回路を付加す
ることも可能である。
ンデコーダ３０にＲＵ番号指定信号１〜ｋが入力される
と、デコードされた結果として出力端子１〜ｎのうち、
ＲＵ番号指定信号で指定された番号に対応する出力端子
の出力がＨとなってこれに接続されたＳＥＬ信号出力が
Ｈとなる。また、ＯＲ回路４２〜４ｎのうち、Ｈとなっ
たＳＥＬ信号が入力されたＯＲ回路以降に接続されたも
のも次々と出力がＨとなる。この結果、ＲＵ番号指定信
号で指定された番号以降のイネーブル付きバッファが導
通して指定された番号以降のＣＬＫ信号出力にＣＬＫ信
号が伝達される。ＤＩＲ信号については本実施の形態で
は特に加工せずにすべてのＤＩＲ信号出力に伝達してい
るが、ＣＬＫ信号と同様に、ＳＥＬ信号で指定された番
号以降のみ極性を変えるなどの制御を行う回路を付加す
ることも可能である。
【００２７】次に、このように構成されたシフトレジス
タの動作について図４を参照して説明する。まず前提条
件として、大別するとＡ，Ｂ，Ｃ，Ｄの４種類のデータ
があるとする。各種類には複数のデータがあり、それぞ
れ番号がふられている。ここでは次々に発生するデータ
をＡ〜Ｄの順に、なおかつ同じ種類の中では若番順に並
べる必要がある場合を想定する。ステップ１は、ある時
点で双方向シフトレジスタＲＵ１〜ＲＵ１４に格納され
ているデータ列を示す。ここでは、ＲＵ１から順にＡ
１、Ａ２、Ａ３、Ａ４、Ｂ１、Ｂ２、Ｂ３、Ｃ１、Ｃ
４、Ｄ２、Ｄ３というデータが記録され、ＲＵ１２〜Ｒ
Ｕ１４にはデータが記録されていないものとする。
タの動作について図４を参照して説明する。まず前提条
件として、大別するとＡ，Ｂ，Ｃ，Ｄの４種類のデータ
があるとする。各種類には複数のデータがあり、それぞ
れ番号がふられている。ここでは次々に発生するデータ
をＡ〜Ｄの順に、なおかつ同じ種類の中では若番順に並
べる必要がある場合を想定する。ステップ１は、ある時
点で双方向シフトレジスタＲＵ１〜ＲＵ１４に格納され
ているデータ列を示す。ここでは、ＲＵ１から順にＡ
１、Ａ２、Ａ３、Ａ４、Ｂ１、Ｂ２、Ｂ３、Ｃ１、Ｃ
４、Ｄ２、Ｄ３というデータが記録され、ＲＵ１２〜Ｒ
Ｕ１４にはデータが記録されていないものとする。
【００２８】ここで、ステップ２に示すようにＢ４とい
うデータが発生した場合、このデータはＢ３とＣ１との
間に挿入すべきである。この場合、前述した動作をこの
シフトレジスタに行わせるには、データバス上にＢ４と
いうデータを出力し、Ｃ１が格納されている８段目の双
方向レジスタユニットＲＵ８を示すＲＵ番号指定データ
をシフト制御部１０のＲＵ番号指定端子に入力するとと
もにＤＩＲ信号入力端子に順方向の設定のＤＩＲ信号を
入力し、シフトクロックであるＣＬＫ信号をシフト制御
部１０のＣＬＫ信号入力端子に印加するだけでよい。ス
テップ３は上記動作を行った結果を示すものである。こ
のように容易に、高速に、任意の位置にデータを割り込
ませ、所望の並びのデータ列を構築することが可能であ
る。
うデータが発生した場合、このデータはＢ３とＣ１との
間に挿入すべきである。この場合、前述した動作をこの
シフトレジスタに行わせるには、データバス上にＢ４と
いうデータを出力し、Ｃ１が格納されている８段目の双
方向レジスタユニットＲＵ８を示すＲＵ番号指定データ
をシフト制御部１０のＲＵ番号指定端子に入力するとと
もにＤＩＲ信号入力端子に順方向の設定のＤＩＲ信号を
入力し、シフトクロックであるＣＬＫ信号をシフト制御
部１０のＣＬＫ信号入力端子に印加するだけでよい。ス
テップ３は上記動作を行った結果を示すものである。こ
のように容易に、高速に、任意の位置にデータを割り込
ませ、所望の並びのデータ列を構築することが可能であ
る。
【００２９】次に、特定のデータを削除し、生じた空き
領域を削除したデータ以降のデータで埋める場合の動作
について説明する。例えば、ステップ４のようにＡ３を
削除してＡ３以降に保持されていたデータを左にシフト
して詰めたいという場合、Ａ３が格納されている３段目
の双方向レジスタユニットＲＵ３を示すＲＵ番号指定デ
ータをシフト制御部１０のＲＵ番号指定端子に入力する
とともにＤＩＲ信号入力端子に入力するＤＩＲ信号を逆
方向に設定し、シフトクロックであるＣＬＫ信号をシフ
ト制御部１０のＣＬＫ信号入力端子に印加するだけでＡ
３を削除（上書き）し、Ａ４〜Ｄ３を左に１段シフトで
きる。なお、最も右の双方向レジスタユニットには’
０’等の適切な値を入力する。ステップ５は上記動作を
行った結果を示すものである。このように容易に、高速
に、任意の位置においてデータの削除と詰めを行い、所
望の並びのデータ列を構築することが可能である。
領域を削除したデータ以降のデータで埋める場合の動作
について説明する。例えば、ステップ４のようにＡ３を
削除してＡ３以降に保持されていたデータを左にシフト
して詰めたいという場合、Ａ３が格納されている３段目
の双方向レジスタユニットＲＵ３を示すＲＵ番号指定デ
ータをシフト制御部１０のＲＵ番号指定端子に入力する
とともにＤＩＲ信号入力端子に入力するＤＩＲ信号を逆
方向に設定し、シフトクロックであるＣＬＫ信号をシフ
ト制御部１０のＣＬＫ信号入力端子に印加するだけでＡ
３を削除（上書き）し、Ａ４〜Ｄ３を左に１段シフトで
きる。なお、最も右の双方向レジスタユニットには’
０’等の適切な値を入力する。ステップ５は上記動作を
行った結果を示すものである。このように容易に、高速
に、任意の位置においてデータの削除と詰めを行い、所
望の並びのデータ列を構築することが可能である。
【００３０】次に、特定のデータをデータバス９に読み
出す動作について説明する。データの読み出しは、読み
出したいデータが格納されている双方向レジスタユニッ
トを示すＲＵ番号指定データをシフト制御部１０のＲＵ
番号指定端子に入力するとともにＯＥ信号を印加すれば
よい。これにより、指定された双方向レジスタユニット
の保持データがデータバス９に出力されるので、外部か
らそのデータを読むことができる。
出す動作について説明する。データの読み出しは、読み
出したいデータが格納されている双方向レジスタユニッ
トを示すＲＵ番号指定データをシフト制御部１０のＲＵ
番号指定端子に入力するとともにＯＥ信号を印加すれば
よい。これにより、指定された双方向レジスタユニット
の保持データがデータバス９に出力されるので、外部か
らそのデータを読むことができる。
【００３１】次に、図４と図５を参照して本発明にかか
るシフトレジスタの第２の実施の形態について説明す
る。図４において、Ｂ４を挿入するためにはまずＢ３の
位置を、またＡ３を削除するためにはＡ３の位置を検出
することが必要である。従来であれば、先頭から一つず
つ検索する、あるいはデータの並びに規則性がある場合
は中間の値を検索して求める値がその場所より前か後ろ
かを判断し、残り半分についても同様に中間の値から前
後を判断して絞り込みを行う手法である二分法を使用す
る等の方法があるが、いずれの方法でも検出までに平均
的にはかなりのステップ数を要することになる。
るシフトレジスタの第２の実施の形態について説明す
る。図４において、Ｂ４を挿入するためにはまずＢ３の
位置を、またＡ３を削除するためにはＡ３の位置を検出
することが必要である。従来であれば、先頭から一つず
つ検索する、あるいはデータの並びに規則性がある場合
は中間の値を検索して求める値がその場所より前か後ろ
かを判断し、残り半分についても同様に中間の値から前
後を判断して絞り込みを行う手法である二分法を使用す
る等の方法があるが、いずれの方法でも検出までに平均
的にはかなりのステップ数を要することになる。
【００３２】これに対し、この実施の形態では、図５に
示すように、図１の構成にｎ個のコンパレータ６１〜６
ｎとプライオリティエンコーダ５０とを追加する。図５
は、図１で説明したシフトレジスタに追加する箇所を中
心にして記載した第２の実施の形態を示すブロック図で
あり、同図はシフト制御部の記載を省略してある。図５
において、ＲＵ１〜ＲＵｎのｎ個の双方向レジスタユニ
ット５１〜５ｎは、図１のレジスタユニット１１〜１ｎ
と同じものである。また、各コンパレータ６１〜６ｎの
入力Ａはデータバス６０に接続され、入力Ｂは同じ段数
の双方向レジスタユニット５１〜５ｎのフリップフロッ
プ（又はラッチ）の出力に接続される。
示すように、図１の構成にｎ個のコンパレータ６１〜６
ｎとプライオリティエンコーダ５０とを追加する。図５
は、図１で説明したシフトレジスタに追加する箇所を中
心にして記載した第２の実施の形態を示すブロック図で
あり、同図はシフト制御部の記載を省略してある。図５
において、ＲＵ１〜ＲＵｎのｎ個の双方向レジスタユニ
ット５１〜５ｎは、図１のレジスタユニット１１〜１ｎ
と同じものである。また、各コンパレータ６１〜６ｎの
入力Ａはデータバス６０に接続され、入力Ｂは同じ段数
の双方向レジスタユニット５１〜５ｎのフリップフロッ
プ（又はラッチ）の出力に接続される。
【００３３】各コンパレータ６１〜６ｎの一致検出出力
はそれぞれプライオリティエンコーダ５０に入力され、
一致検出の結果Ｈになったものの番号１〜ｎがバイナリ
ーデータ等にエンコードされ、アドレス情報として出力
される。このプライオリティエンコーダ５０は、複数の
データが一致した場合、例えば最も若番、あるいは最も
老い番の番号を出力する。また、一致するデータがない
場合は不一致検出がＨとなる。すなわち、この実施の形
態においては、ｎ個のコンパレータ６１〜６ｎとプライ
オリティエンコーダ５０とにより、格納されたデータ内
容を指示するとこのデータが格納されている双方向レジ
スタユニットに対応した番号が出力される手段を構成し
ている。なお、コンパレータの比較動作においては、比
較対象から除外する（マスクする）機能も有するものと
する。
はそれぞれプライオリティエンコーダ５０に入力され、
一致検出の結果Ｈになったものの番号１〜ｎがバイナリ
ーデータ等にエンコードされ、アドレス情報として出力
される。このプライオリティエンコーダ５０は、複数の
データが一致した場合、例えば最も若番、あるいは最も
老い番の番号を出力する。また、一致するデータがない
場合は不一致検出がＨとなる。すなわち、この実施の形
態においては、ｎ個のコンパレータ６１〜６ｎとプライ
オリティエンコーダ５０とにより、格納されたデータ内
容を指示するとこのデータが格納されている双方向レジ
スタユニットに対応した番号が出力される手段を構成し
ている。なお、コンパレータの比較動作においては、比
較対象から除外する（マスクする）機能も有するものと
する。
【００３４】以上の構成により、例えばＢ３が存在する
ことがわかっていてＢ３の位置を検出するのであれば、
Ｂ３のデータをデータバス６０上に設定するだけでＢ３
に対応する位置のコンパレータがＨとなり、即座にその
場所のアドレス情報を把握することができる。また、例
えばＥ３というデータを挿入したいがＥのグループが存
在するかどうか不明の場合、Ｅ３をＥと３に分け、３の
部分は比較対象から除外（マスク）してまずＥが存在し
ているかどうかを検出することが可能である。その結
果、Ｅのグループがまだ存在していなければ、例えばデ
ータ列の最後尾にＥ３を追加すればよい。このように、
この実施の形態によれば、データ列に対する操作を第１
の実施の形態よりもさらに高速に行うことができる。
ことがわかっていてＢ３の位置を検出するのであれば、
Ｂ３のデータをデータバス６０上に設定するだけでＢ３
に対応する位置のコンパレータがＨとなり、即座にその
場所のアドレス情報を把握することができる。また、例
えばＥ３というデータを挿入したいがＥのグループが存
在するかどうか不明の場合、Ｅ３をＥと３に分け、３の
部分は比較対象から除外（マスク）してまずＥが存在し
ているかどうかを検出することが可能である。その結
果、Ｅのグループがまだ存在していなければ、例えばデ
ータ列の最後尾にＥ３を追加すればよい。このように、
この実施の形態によれば、データ列に対する操作を第１
の実施の形態よりもさらに高速に行うことができる。
【００３５】次に、図６を参照して本発明にかかるシフ
トレジスタの第３の実施の形態について説明する。図６
は、図１で説明したシフトレジスタに追加する箇所を中
心にして記載した第３の実施の形態を示すブロック図で
あり、同図はシフト制御部の記載を省略してある。この
実施の形態のシフトレジスタが図１のシフトレジスタと
異なる点は、図１の構成にプライオリティエンコーダ７
０を追加するとともに、各双方向レジスタユニット７１
〜７ｎの１ビットを最後尾検出ビットとして割り当て、
この１ビットに接続する直接入出力端子Ａの接続先をデ
ータバス８０に代えてＨにつり上げたプルアップ信号線
８１とし、フリップフロップ（又はラッチ）の出力をプ
ライオリティエンコーダ７０の入力１〜ｎに接続したこ
とである。
トレジスタの第３の実施の形態について説明する。図６
は、図１で説明したシフトレジスタに追加する箇所を中
心にして記載した第３の実施の形態を示すブロック図で
あり、同図はシフト制御部の記載を省略してある。この
実施の形態のシフトレジスタが図１のシフトレジスタと
異なる点は、図１の構成にプライオリティエンコーダ７
０を追加するとともに、各双方向レジスタユニット７１
〜７ｎの１ビットを最後尾検出ビットとして割り当て、
この１ビットに接続する直接入出力端子Ａの接続先をデ
ータバス８０に代えてＨにつり上げたプルアップ信号線
８１とし、フリップフロップ（又はラッチ）の出力をプ
ライオリティエンコーダ７０の入力１〜ｎに接続したこ
とである。
【００３６】この最後尾検出ビットは、初期状態ではリ
セットされて全てＬとなっているが、データバス８０上
のデータを挿入する動作が発生すると該当する最後尾検
出ビットにはＨが設定される。また、このビット情報は
シフト動作で次段に伝達されるため、結果としてデータ
が設定された全ての双方向レジスタユニットではＨ、そ
れ以外ではＬとなる。また、この最後尾検出ビットはプ
ライオリティエンコーダ７０に接続されているため、プ
ライオリティエンコーダ７０により最も老い番のＨ入力
の番号がバイナリーデータ等にエンコードされ、アドレ
ス情報として出力される。
セットされて全てＬとなっているが、データバス８０上
のデータを挿入する動作が発生すると該当する最後尾検
出ビットにはＨが設定される。また、このビット情報は
シフト動作で次段に伝達されるため、結果としてデータ
が設定された全ての双方向レジスタユニットではＨ、そ
れ以外ではＬとなる。また、この最後尾検出ビットはプ
ライオリティエンコーダ７０に接続されているため、プ
ライオリティエンコーダ７０により最も老い番のＨ入力
の番号がバイナリーデータ等にエンコードされ、アドレ
ス情報として出力される。
【００３７】すなわち、この実施の形態においては、各
双方向レジスタユニット７１〜７ｎに割り当てられた最
後尾検出ビットの入出力を行う１ビットの双方向レジス
タが最後尾検出情報の入出力を行う双方向レジスタを構
成し、プライオリティエンコーダ７０が最後尾検出情報
が格納されている双方向レジスタユニットに対応した番
号を出力する手段を構成する。
双方向レジスタユニット７１〜７ｎに割り当てられた最
後尾検出ビットの入出力を行う１ビットの双方向レジス
タが最後尾検出情報の入出力を行う双方向レジスタを構
成し、プライオリティエンコーダ７０が最後尾検出情報
が格納されている双方向レジスタユニットに対応した番
号を出力する手段を構成する。
【００３８】以上の構成により、プライオリティエンコ
ーダ７０からのアドレス情報を見れば双方向レジスタユ
ニットにどこまでデータを設定したかがすぐに把握でき
るようになる。これにより、第２の実施の形態で述べた
ような、データ列の最後尾に新たなデータを追加したい
場合、その位置を即座につかむことが可能となる。この
実施の形態のような手段を設けていない場合は、例えば
双方向レジスタユニットのどこまで設定を行ったかをメ
モリー等に記録しておくなどの手段が必要となり、繁雑
な処理が必要となる。
ーダ７０からのアドレス情報を見れば双方向レジスタユ
ニットにどこまでデータを設定したかがすぐに把握でき
るようになる。これにより、第２の実施の形態で述べた
ような、データ列の最後尾に新たなデータを追加したい
場合、その位置を即座につかむことが可能となる。この
実施の形態のような手段を設けていない場合は、例えば
双方向レジスタユニットのどこまで設定を行ったかをメ
モリー等に記録しておくなどの手段が必要となり、繁雑
な処理が必要となる。
【００３９】
【発明の効果】以上説明したように、本発明のシフトレ
ジスタは、複数の双方向レジスタユニットを縦続接続し
て構成され、各双方向レジスタユニットが直接にデータ
を入出力可能な直接入出力端子を有し、各双方向レジス
タユニットの入出力方向を切り替える入出力方向切替手
段と、任意の双方向レジスタユニットに対し直接入出力
端子を介したデータ入出力を択一的に行う双方向レジス
タユニット選択手段と、縦続接続した双方向レジスタユ
ニット群の双方向レジスタユニット選択手段により選択
された双方向レジスタユニットから終端までの双方向レ
ジスタユニットにシフトクロックを選択的に供給するシ
フトクロック供給手段とを備えたので、双方向レジスタ
ユニット群に格納されたデータ列に対するデータの挿入
および削除のようなデータ列に対する操作がハードウェ
ア上で簡単かつ高速に実行可能となるという効果が得ら
れる。
ジスタは、複数の双方向レジスタユニットを縦続接続し
て構成され、各双方向レジスタユニットが直接にデータ
を入出力可能な直接入出力端子を有し、各双方向レジス
タユニットの入出力方向を切り替える入出力方向切替手
段と、任意の双方向レジスタユニットに対し直接入出力
端子を介したデータ入出力を択一的に行う双方向レジス
タユニット選択手段と、縦続接続した双方向レジスタユ
ニット群の双方向レジスタユニット選択手段により選択
された双方向レジスタユニットから終端までの双方向レ
ジスタユニットにシフトクロックを選択的に供給するシ
フトクロック供給手段とを備えたので、双方向レジスタ
ユニット群に格納されたデータ列に対するデータの挿入
および削除のようなデータ列に対する操作がハードウェ
ア上で簡単かつ高速に実行可能となるという効果が得ら
れる。
【００４０】また、双方向レジスタユニットが並列配置
された複数の双方向レジスタから構成され、これらの双
方向レジスタは、シフトクロックが同期して印加され、
かつそれぞれの直接入出力端子からの入出力動作が同期
して行われるので、データ列としてシリアルデータだけ
でなく、例えばバイトデータやワードデータを用い、バ
イト単位やワード単位でのデータの挿入および削除を簡
単かつ高速に実行可能となるという効果が得られる。
された複数の双方向レジスタから構成され、これらの双
方向レジスタは、シフトクロックが同期して印加され、
かつそれぞれの直接入出力端子からの入出力動作が同期
して行われるので、データ列としてシリアルデータだけ
でなく、例えばバイトデータやワードデータを用い、バ
イト単位やワード単位でのデータの挿入および削除を簡
単かつ高速に実行可能となるという効果が得られる。
【００４１】また、格納されたデータ内容を指示すると
このデータが格納されている双方向レジスタユニットに
対応した番号が出力される手段をさらに有するので、デ
ータの挿入又は削除を行うべき双方向レジスタユニット
を簡単かつ高速に検出することができるという効果が得
られる。
このデータが格納されている双方向レジスタユニットに
対応した番号が出力される手段をさらに有するので、デ
ータの挿入又は削除を行うべき双方向レジスタユニット
を簡単かつ高速に検出することができるという効果が得
られる。
【００４２】また、双方向レジスタユニットが最後尾検
出情報の入出力を行う双方向レジスタをさらに有し、か
つ最後尾検出情報が格納されている双方向レジスタユニ
ットに対応した番号が出力される手段をさらに有するの
で、格納されているデータ列の最後尾を簡単かつ高速に
検出することができるという効果が得られる。さらに、
双方向レジスタユニットのどこまでデータが格納されて
いるかを記録しておくメモリーなどの手段が不要となる
ので、構成が簡易となり安価となる利点を有する。
出情報の入出力を行う双方向レジスタをさらに有し、か
つ最後尾検出情報が格納されている双方向レジスタユニ
ットに対応した番号が出力される手段をさらに有するの
で、格納されているデータ列の最後尾を簡単かつ高速に
検出することができるという効果が得られる。さらに、
双方向レジスタユニットのどこまでデータが格納されて
いるかを記録しておくメモリーなどの手段が不要となる
ので、構成が簡易となり安価となる利点を有する。
【図１】 本発明にかかるシフトレジスタの第１の実施
の形態を示すブロック図である。
の形態を示すブロック図である。
【図２】 図１の双方向レジスタユニットの１ビット分
の構成を示す回路図である。
の構成を示す回路図である。
【図３】 図１のシフト制御部の構成を示す回路図であ
る。
る。
【図４】 本発明にかかるシフトレジスタの動作を示す
説明図である。
説明図である。
【図５】 本発明にかかるシフトレジスタの第２の実施
の形態を示すブロック図である。
の形態を示すブロック図である。
【図６】 本発明にかかるシフトレジスタの第３の実施
の形態を示すブロック図である。
の形態を示すブロック図である。
９，６０，８０…データバス、１０…シフト制御部、１
１〜１ｎ，５１〜５ｎ，７１〜７ｎ…双方向レジスタユ
ニット（ＲＵ）、２０…Ｄ型フリップフロップ、２１，
２２…セレクタ、２３，２４，２５，３１〜３ｎ…イネ
ーブル付きバッファ、２６…ＮＯＴ回路、２７…ＡＮＤ
回路、３０…ラインデコーダ、４２〜４ｎ…ＯＲ回路、
５０，７０…プライオリティエンコーダ、６１〜６ｎ…
コンパレータ、８１…プルアップ信号線。
１〜１ｎ，５１〜５ｎ，７１〜７ｎ…双方向レジスタユ
ニット（ＲＵ）、２０…Ｄ型フリップフロップ、２１，
２２…セレクタ、２３，２４，２５，３１〜３ｎ…イネ
ーブル付きバッファ、２６…ＮＯＴ回路、２７…ＡＮＤ
回路、３０…ラインデコーダ、４２〜４ｎ…ＯＲ回路、
５０，７０…プライオリティエンコーダ、６１〜６ｎ…
コンパレータ、８１…プルアップ信号線。
Claims (4)
- 【請求項１】 複数の双方向レジスタユニットを縦続接
続して構成するシフトレジスタであって、 各双方向レジスタユニットが直接にデータを入出力可能
な直接入出力端子を有し、 各双方向レジスタユニットの入出力方向を切り替える入
出力方向切替手段と、 任意の前記双方向レジスタユニットに対し、前記直接入
出力端子を介したデータ入出力を択一的に行う双方向レ
ジスタユニット選択手段と、 縦続接続した前記双方向レジスタユニット群の前記双方
向レジスタユニット選択手段により選択された前記双方
向レジスタユニットから終端までの前記双方向レジスタ
ユニットにシフトクロックを選択的に供給するシフトク
ロック供給手段とを備えたことを特徴とするシフトレジ
スタ。 - 【請求項２】 前記双方向レジスタユニットは、 並列配置された複数の双方向レジスタから構成され、 これらの双方向レジスタは、前記シフトクロックが同期
して印加され、かつそれぞれの直接入出力端子からの入
出力動作が同期して行われることを特徴とする請求項１
記載のシフトレジスタ。 - 【請求項３】 格納されたデータ内容を指示するとこの
データが格納されている前記双方向レジスタユニットに
対応した番号が出力される手段をさらに有することを特
徴とする請求項１又は請求項２記載のシフトレジスタ。 - 【請求項４】 前記双方向レジスタユニットは、 最後尾検出情報の入出力を行う前記双方向レジスタをさ
らに有し、かつ前記最後尾検出情報が格納されている前
記双方向レジスタユニットに対応した番号が出力される
手段をさらに有することを特徴とする請求項２記載のシ
フトレジスタ。
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