JP2545478B2 - スタ―トビット検出回路 - Google Patents
スタ―トビット検出回路Info
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- JP2545478B2 JP2545478B2 JP2018440A JP1844090A JP2545478B2 JP 2545478 B2 JP2545478 B2 JP 2545478B2 JP 2018440 A JP2018440 A JP 2018440A JP 1844090 A JP1844090 A JP 1844090A JP 2545478 B2 JP2545478 B2 JP 2545478B2
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- Japan
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- start bit
- data
- shift register
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- bit
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Description
【発明の詳細な説明】 〔概要〕 シリアルデータ通信における受信回路内のスタートビ
ット検出回路に関し、 小規模な回路構成とすることを目的とし、 スタートビットがデータの先頭に付加されたフォーマ
ットの信号がシリアルに入力され、少なくとも該データ
の直並列変換を行なう単一のシフトレジスタと、前記ス
タートビットの伝送期間の２倍以上の周期の第１のクロ
ックと、前記データのビット周期に対応した周期の第２
のクロックの一方を選択して該シフトレジスタへシフト
クロックとして印加するセレクタと、該シフトレジスタ
の出力信号に基づき前記スタートビットを検出するまで
は該セレクタから該第１のクロックを選択させ、該スタ
ートビット検出以降は該セレクタから該第２のクロック
を選択させるスタートビット判定回路とより構成する。
ット検出回路に関し、 小規模な回路構成とすることを目的とし、 スタートビットがデータの先頭に付加されたフォーマ
ットの信号がシリアルに入力され、少なくとも該データ
の直並列変換を行なう単一のシフトレジスタと、前記ス
タートビットの伝送期間の２倍以上の周期の第１のクロ
ックと、前記データのビット周期に対応した周期の第２
のクロックの一方を選択して該シフトレジスタへシフト
クロックとして印加するセレクタと、該シフトレジスタ
の出力信号に基づき前記スタートビットを検出するまで
は該セレクタから該第１のクロックを選択させ、該スタ
ートビット検出以降は該セレクタから該第２のクロック
を選択させるスタートビット判定回路とより構成する。
本発明はスタートビット検出回路に係り、特にシリア
ルデータ通信における受信回路内のスタートビット検出
回路に関する。
ルデータ通信における受信回路内のスタートビット検出
回路に関する。
シリアルデータ通信の中には第４図に示す如く、D0〜
D7の計８ビットのデータの先頭にローレベルのスタート
ビットを付加し、かつ、データの最後にハイレベルのス
トップビットを付加したフォーマットのフレーム（キャ
ラクタ）を送信し、これを受信側で受信し、スタートビ
ットを検出することによりビツト同期をとる方式が知ら
れている。このシリアルデータ通信においては、受信側
にスタートビット検出回路を設けることが不可欠であ
り、近年のチップサイズの規模の縮小化の要求に従い、
チップを構成する一つのモジュールであるスタートビッ
ト検出回路の回路規模も縮小化が望まれている。
D7の計８ビットのデータの先頭にローレベルのスタート
ビットを付加し、かつ、データの最後にハイレベルのス
トップビットを付加したフォーマットのフレーム（キャ
ラクタ）を送信し、これを受信側で受信し、スタートビ
ットを検出することによりビツト同期をとる方式が知ら
れている。このシリアルデータ通信においては、受信側
にスタートビット検出回路を設けることが不可欠であ
り、近年のチップサイズの規模の縮小化の要求に従い、
チップを構成する一つのモジュールであるスタートビッ
ト検出回路の回路規模も縮小化が望まれている。
第５図は従来のスタートビット検出回路の一例の構成
図を示す。同図中、シフトレジスタ１は前記したデータ
フォーマットのシリアルデータを直並列変換して８ビッ
トのデータを並列に出力する。また、シフトクロック切
換え回路２はスタートビット検出用の第１のクロックCL
K1と第１のクロックCLK1より低周波数の受信データシフ
ト用の第２のクロックCLK2とを切換える。シフトレジス
タ３はシフトレジスタ１の入力と同一のシリアルデータ
が入力され、これを第１のクロックCLK1でシフトする。
スタートビット判定回路４はシフトレジスタ３の出力信
号からスタートビットを判定し、判定出力信号でシフト
クロック切換え回路を動作制御する。
図を示す。同図中、シフトレジスタ１は前記したデータ
フォーマットのシリアルデータを直並列変換して８ビッ
トのデータを並列に出力する。また、シフトクロック切
換え回路２はスタートビット検出用の第１のクロックCL
K1と第１のクロックCLK1より低周波数の受信データシフ
ト用の第２のクロックCLK2とを切換える。シフトレジス
タ３はシフトレジスタ１の入力と同一のシリアルデータ
が入力され、これを第１のクロックCLK1でシフトする。
スタートビット判定回路４はシフトレジスタ３の出力信
号からスタートビットを判定し、判定出力信号でシフト
クロック切換え回路を動作制御する。
いま、初期状態においてはシフトクロック切換え回路
２は第１のクロックCLK1のみをシフトレジスタ３に供給
している。従って、シフトレジスタ１及び３のうちシフ
トレジスタ３のみがシフト動作を行ない、シフトレジス
タ３からスタートビット判定回路４へ入力シリアルデー
タのシフト出力が供給される。
２は第１のクロックCLK1のみをシフトレジスタ３に供給
している。従って、シフトレジスタ１及び３のうちシフ
トレジスタ３のみがシフト動作を行ない、シフトレジス
タ３からスタートビット判定回路４へ入力シリアルデー
タのシフト出力が供給される。
スタートビットは前記したようにローレベルであり、
それ以前のアイドル状態はハイレベルであるから、スタ
ートビット判定回路４は入力データがローレベルに変化
した場合、それをスタートビットとして判定し、その判
定出力をシフトクロック切換え回路２に供給し、シフト
クロック切換え回路２をして第１のクロックCLK1の送出
を停止させ、かつ、第２のクロックCLK2を切換え出力さ
せ、シフトレジスタ１に供給させる。
それ以前のアイドル状態はハイレベルであるから、スタ
ートビット判定回路４は入力データがローレベルに変化
した場合、それをスタートビットとして判定し、その判
定出力をシフトクロック切換え回路２に供給し、シフト
クロック切換え回路２をして第１のクロックCLK1の送出
を停止させ、かつ、第２のクロックCLK2を切換え出力さ
せ、シフトレジスタ１に供給させる。
これにより、今度はシフトレジスタ１がシフト動作を
開始し、入力シリアルデータをシフトし、スタートビッ
ト直後の８ビットのデータを直並列変換して外部へ出力
する。
開始し、入力シリアルデータをシフトし、スタートビッ
ト直後の８ビットのデータを直並列変換して外部へ出力
する。
従って、上記の従来のスタートビット検出回路は、受
信データの直並列変換用シフトレジスタ１とは別に、ス
タートビット検出専用のシフトレジスタ３を有し、これ
により受信データシフト用のシフトクロックCLK2のイネ
ーブル信号を生成する回路であるため、回路が冗長で部
品点数が多く、回路規模が増大してしまう。
信データの直並列変換用シフトレジスタ１とは別に、ス
タートビット検出専用のシフトレジスタ３を有し、これ
により受信データシフト用のシフトクロックCLK2のイネ
ーブル信号を生成する回路であるため、回路が冗長で部
品点数が多く、回路規模が増大してしまう。
本発明は上記の点に鑑みてなされたもので、小規模な
回路構成とし得るスタートビット検出回路を提供するこ
とを目的とする。
回路構成とし得るスタートビット検出回路を提供するこ
とを目的とする。
第１図は本発明の原理説明図を示す。同図中、11はＮ
ビット構成のシフトレジスタで、データとデータの先頭
に付加されたスタートビットとよりなるフォーマットの
信号がシリアルに入力されて直並列変換を行なう。ま
た、12はセレクタで、スタートビットの伝送期間の1/N
倍以上の周期の第１のクロックと前記データのビット周
期に対応した周期の第２のクロックの一方を選択してシ
フトレジスタ11へシフトクロックとして印加する。
ビット構成のシフトレジスタで、データとデータの先頭
に付加されたスタートビットとよりなるフォーマットの
信号がシリアルに入力されて直並列変換を行なう。ま
た、12はセレクタで、スタートビットの伝送期間の1/N
倍以上の周期の第１のクロックと前記データのビット周
期に対応した周期の第２のクロックの一方を選択してシ
フトレジスタ11へシフトクロックとして印加する。
13はスタートビット判定回路で、シフトレジスタ11の
出力信号に基づきスタートビットを検出するまではセレ
クタ12から第１のクロックを選択させ、スタートビット
検出以降はセレクタ12から第２のクロックを選択させ
る。
出力信号に基づきスタートビットを検出するまではセレ
クタ12から第１のクロックを選択させ、スタートビット
検出以降はセレクタ12から第２のクロックを選択させ
る。
スタートビット非検出時はセレクタ12からは第１のク
ロックCLK1が選択出力されてシフトレジスタ11に入力さ
れている。この状態において、スタートビットがシリア
ルにシフトレジスタ11に入力されると、スタートビット
判定回路13はシフトレジスタ11の並列出力信号ビットが
オール“0"となることからスタートビット入力と判定
し、その判定出力をセレクタ12に印加してシフトレジス
タ11へのシフトクロックを第２のクロックCLK2へ切換え
る。
ロックCLK1が選択出力されてシフトレジスタ11に入力さ
れている。この状態において、スタートビットがシリア
ルにシフトレジスタ11に入力されると、スタートビット
判定回路13はシフトレジスタ11の並列出力信号ビットが
オール“0"となることからスタートビット入力と判定
し、その判定出力をセレクタ12に印加してシフトレジス
タ11へのシフトクロックを第２のクロックCLK2へ切換え
る。
これにより、スタートビット直後にシリアルにシフト
レジスタ11に入力されるデータは、第２のクロックCLK2
に基づきビットシフトされ、ここで直並列変換されて取
り出される。従って、シフトレジスタ11はスタートビッ
ト検出とデータの直並列変換の両方に共用することがで
きる。
レジスタ11に入力されるデータは、第２のクロックCLK2
に基づきビットシフトされ、ここで直並列変換されて取
り出される。従って、シフトレジスタ11はスタートビッ
ト検出とデータの直並列変換の両方に共用することがで
きる。
第２図は本発明の一実施例の構成図を示す。同図中、
８ビットシフトレジスタ21は前記シフトレジスタ11に相
当する回路で、第４図に示したデータフォーマットの信
号がシリアルに入力される。
８ビットシフトレジスタ21は前記シフトレジスタ11に相
当する回路で、第４図に示したデータフォーマットの信
号がシリアルに入力される。
また、セレクタ22は前記セレクタ12に相当し、第１の
クロックCLK1,第２のクロックCLK2,受信イネーブル信号
が夫々入力され、受信イネーブル信号がハイレベルの期
間（１フレーム伝送期間）動作可能状態とされる。
クロックCLK1,第２のクロックCLK2,受信イネーブル信号
が夫々入力され、受信イネーブル信号がハイレベルの期
間（１フレーム伝送期間）動作可能状態とされる。
また、NOR回路23,24,NAND回路25及びフリップフロッ
プ26は前記したスタートビット判定回路13を構成してい
る。フリップフロップ26は１フレーム終了信号によりリ
セット状態とされ、NAND回路25の出力信号の立下りでセ
ット状態とされる。フリップフロップ26のＱ出力信号に
よりセレクタ22がCLK1及びCLK2のうち所定の一方を選択
出力する。なお、本実施例ではCLK1はCLK2の1/16の周期
とし、かつ、CLK2はデータのビット周期に等しい周期と
している。
プ26は前記したスタートビット判定回路13を構成してい
る。フリップフロップ26は１フレーム終了信号によりリ
セット状態とされ、NAND回路25の出力信号の立下りでセ
ット状態とされる。フリップフロップ26のＱ出力信号に
よりセレクタ22がCLK1及びCLK2のうち所定の一方を選択
出力する。なお、本実施例ではCLK1はCLK2の1/16の周期
とし、かつ、CLK2はデータのビット周期に等しい周期と
している。
次に本実施例の動作について説明する。第３図（Ｃ）
に示す如く受信イネーブル信号がハイレベルになるとセ
レクタ22が動作状態となり、第１のクロックCLK1がシフ
トクロックとして８ビットシフトレジスタ21に入力され
る。一方、受信イネーブル信号がハイレベルになった時
と同時にスタートビットが入力されると、第３図
（Ａ），（Ｂ）に示す如く、クロックCLK1が８個入力さ
れた時点でシフトレジスタ21の８ビット並列出力がオー
ル“0"となる。
に示す如く受信イネーブル信号がハイレベルになるとセ
レクタ22が動作状態となり、第１のクロックCLK1がシフ
トクロックとして８ビットシフトレジスタ21に入力され
る。一方、受信イネーブル信号がハイレベルになった時
と同時にスタートビットが入力されると、第３図
（Ａ），（Ｂ）に示す如く、クロックCLK1が８個入力さ
れた時点でシフトレジスタ21の８ビット並列出力がオー
ル“0"となる。
これにより、NOR回路23及び24の各出力信号は夫々
“1"となり、NAND回路25の出力信号がそれ以前の“1"
（ハイレベル）から“0"（ローレベル）となる。従っ
て、フリップフロップ26がセット状態となり、そのＱ出
力信号が“1"となり、セレクタ22を切換えて第２のクロ
ックCLK2を第３図（Ａ），（Ｂ）に示す如く切換え出力
する。
“1"となり、NAND回路25の出力信号がそれ以前の“1"
（ハイレベル）から“0"（ローレベル）となる。従っ
て、フリップフロップ26がセット状態となり、そのＱ出
力信号が“1"となり、セレクタ22を切換えて第２のクロ
ックCLK2を第３図（Ａ），（Ｂ）に示す如く切換え出力
する。
従って、これ以降シフトレジスタ21にシリアル入力さ
れるデータは、第２のクロックCLK2に基づいてシフトさ
れる。ここで、データ受信イネーブル信号は図示しない
データ復調回路に入力されるが、第３図（Ｄ）に示す如
く８ビットのデータ入力期間に対応してハイレベルとな
り、立下り時点のシフトレジスタ21の８ビット並列デー
タが入力シリアルデータ８ビットの直並列変換データと
して取り出される。その後ストップビット入力直後に１
フレーム終了信号がフリップフロップ26に印加され、フ
リップフロップ26をリセットする。以下、上記の動作が
１フレーム毎に繰り返される。
れるデータは、第２のクロックCLK2に基づいてシフトさ
れる。ここで、データ受信イネーブル信号は図示しない
データ復調回路に入力されるが、第３図（Ｄ）に示す如
く８ビットのデータ入力期間に対応してハイレベルとな
り、立下り時点のシフトレジスタ21の８ビット並列デー
タが入力シリアルデータ８ビットの直並列変換データと
して取り出される。その後ストップビット入力直後に１
フレーム終了信号がフリップフロップ26に印加され、フ
リップフロップ26をリセットする。以下、上記の動作が
１フレーム毎に繰り返される。
このように、本実施例によれば、スタートビットの検
出はCLK1にてビット中間までがすべてローレベル
（“0"）であるかどうか判定しており、その判定のため
の回路13は第２図に示す如くNOR回路23,24,NAND回路25,
フリップフロップ26よりなる簡単な回路で実現すること
ができる。また、本実施例ではデータの直並列変換用シ
フトレジスタ21をスタートビット検出用シフトレジスタ
にも兼用しているため、回路の冗長性を除去し、回路規
模の縮小を実現できる。
出はCLK1にてビット中間までがすべてローレベル
（“0"）であるかどうか判定しており、その判定のため
の回路13は第２図に示す如くNOR回路23,24,NAND回路25,
フリップフロップ26よりなる簡単な回路で実現すること
ができる。また、本実施例ではデータの直並列変換用シ
フトレジスタ21をスタートビット検出用シフトレジスタ
にも兼用しているため、回路の冗長性を除去し、回路規
模の縮小を実現できる。
上述の如く、本発明によれば、スタートビット検出回
路を単一のシフトレジスタと簡単な回路構成の周辺回路
とで構成することができるため、回路規模を縮小するこ
とができ、よってこのスタートビット検出回路を組み込
まれるマイクロコンピュータのチップサイズの縮小化に
も寄与するところ大である等の特長を有するものであ
る。
路を単一のシフトレジスタと簡単な回路構成の周辺回路
とで構成することができるため、回路規模を縮小するこ
とができ、よってこのスタートビット検出回路を組み込
まれるマイクロコンピュータのチップサイズの縮小化に
も寄与するところ大である等の特長を有するものであ
る。
第１図は本発明の原理説明図、 第２図は本発明の一実施例の構成図、 第３図は第２図の動作説明用タイムチャート、 第４図は本発明が適用されるシリアルデータ通信のデー
タフォーマット、 第５図は従来のスタートビット検出回路の一例の構成図
である。 図において、 11,21はシフトレジスタ、12,22はセレクタ、13はスター
トビット検出回路 を示す。
タフォーマット、 第５図は従来のスタートビット検出回路の一例の構成図
である。 図において、 11,21はシフトレジスタ、12,22はセレクタ、13はスター
トビット検出回路 を示す。
Claims (1)
- 【請求項１】スタートビットがデータの先頭に付加され
たフォーマットの信号がシリアルに入力され、少なくと
も該データの直並列変換を行うＮビット構成のシフトレ
ジスタ（11）と、 前記スタートビットの伝送期間の1/N倍以上の周期の第
１のクロックと、前記データのビット周期に対応した周
期の第２のクロックの一方を選択して該シフトレジスタ
（11）へのシフトクロックとして印加するセレクタ（1
2）と、 該シフトレジスタ（11）の出力信号に基づき前記スター
トビットを検出するまでは該セレクタ（12）から該第１
のクロックを選択させ、該スタートビット検出以降は該
セレクタ（12）から該第２のクロックを選択させるスタ
ートビット判定回路（13）と、 よりなることを特徴とするスタートビット検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2018440A JP2545478B2 (ja) | 1990-01-29 | 1990-01-29 | スタ―トビット検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2018440A JP2545478B2 (ja) | 1990-01-29 | 1990-01-29 | スタ―トビット検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03222539A JPH03222539A (ja) | 1991-10-01 |
| JP2545478B2 true JP2545478B2 (ja) | 1996-10-16 |
Family
ID=11971700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2018440A Expired - Fee Related JP2545478B2 (ja) | 1990-01-29 | 1990-01-29 | スタ―トビット検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2545478B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6798707B2 (en) | 2001-09-06 | 2004-09-28 | Denso Corporation | Memory control apparatus for serial memory |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3765273B2 (ja) | 2002-02-06 | 2006-04-12 | 日本電気株式会社 | シフトレジスタ |
-
1990
- 1990-01-29 JP JP2018440A patent/JP2545478B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6798707B2 (en) | 2001-09-06 | 2004-09-28 | Denso Corporation | Memory control apparatus for serial memory |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03222539A (ja) | 1991-10-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |