JP2590625B2

JP2590625B2 - 割込み受付回路

Info

Publication number: JP2590625B2
Application number: JP3077820A
Authority: JP
Inventors: 泰代山本
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1991-04-10
Filing date: 1991-04-10
Publication date: 1997-03-12
Anticipated expiration: 2012-03-12
Also published as: JPH04311246A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、コンピュータシステム
において、ＣＰＵに対する周辺回路からの割込み要求を
コントロールする割込みコントローラ等に搭載して使用
される割込み受付回路に関する。

【０００２】

【従来の技術】従来、割込み受付回路は、ＲＳフリップ
フロップや、Ｄフリップフロップを使用して構成されて
いた。図６はＲＳフリップフロップを使用した割込み受
付回路を示しており、図８はＤフリップフロップを使用
した割込み受付回路を示している。

【０００３】図６の割込み受付回路は、ＲＳフリップフ
ロップのセット入力端子Ｓに割込み要求信号ＩＲＱを入
力し、例えば、正相出力端子ＱにＨレベルからなる割込
み受付信号を得ようとするものであり、Ｈレベルが割込
み要求を示している割込み要求信号ＩＲＱの受付を行う
ことができる。図７は、この場合の動作を示すタイムチ
ャートである。なお、割込み要求信号ＩＲＱを反転して
セット入力端子Ｓに入力させる場合には、Ｌレベルが割
込み要求を示している割込み要求信号ＩＲＱの受付を行
うことができる。

【０００４】また、図８の割込み受付回路は、Ｄフリッ
プフロップのデータ入力端子ＤをＨレベルに固定し、ク
ロック入力端子ＣＫに割込み要求信号ＩＲＱを入力し、
正相出力端子ＱにＨレベルからなる割込み受付信号を得
ようとするものであり、立ち上がりエッジが割込み要求
を示している割込み要求信号ＩＲＱの受付を行うことが
できる。図９は、この場合の動作を示すタイムチャート
である。なお、割込み要求信号ＩＲＱを反転してクロッ
ク入力端子ＣＫに入力させる場合には、立ち下がりエッ
ジが割込み要求を示している割込み要求信号ＩＲＱの受
付を行うことができる。

【０００５】

【発明が解決しようとする課題】図６の割込み受付回路
においては、セット入力端子Ｓに、図７に破線で示すよ
うなノイズが入力された場合、これによって正相出力端
子Ｑに割込み受付信号を出力し、誤受付を行ってしまう
場合があるという問題点があった。図８の割込み受付回
路においても、クロック入力端子ＣＫに、図９に破線で
示すようなノイズが入力された場合、これによって正相
出力端子Ｑに割込み受付信号を出力し、誤受付を行って
しまう場合があるという問題点があった。

【０００６】また、Ｈレベルが割込み要求を示してい
る割込み要求信号を受け付けるモード、いわゆるＨレベ
ル割込みモード、立ち上がりエッジが割込み要求を示
している割込み要求信号を受け付けるモード、いわゆる
立ち上がりエッジ割込みモード、Ｌレベルが割込み要
求を示している割込み要求信号を受け付けるモード、い
わゆるＬレベル割込みモード、立ち下がりエッジが割
込み要求を示している割込み要求信号を受け付けるモー
ド、いわゆる立ち下がり割込みモードのうち、所望の割
込みモードを設定することができる割込み受付回路を、
図６及び図８の割込み受付回路を利用して構成すると、
複雑な回路構成となってしまうという問題点もあった。

【０００７】本発明は、かかる点に鑑み、ノイズによ
る誤受付を回避することができるようにした割込み受付
回路、及び、Ｈレベル割込みモード、立ち上がりエッ
ジ割込みモード、Ｌレベル割込みモード、立ち下がりエ
ッジ割込みモードのうち、所望の割込みモードを設定す
ることができ、しかも、これを簡単な回路構成で実現で
きると共に、ノイズによる誤受付を回避することができ
るようにした割込み受付回路を提供することを目的とす
る。

【０００８】

【課題を解決するための手段】図１は本発明中、第１の
発明の原理説明図であり、この第１の発明による割込み
受付回路は、割込み要求信号入力端子１と、この割込み
要求信号入力端子１に入力される割込み要求信号ＩＲＱ
を反転することなく又は反転して直並列変換するｎ＋ｉ
ビット構成（但し、ｎ＝２以上の整数、ｉ＝１以上の整
数）のシフトレジスタ２と、このシフトレジスタ２の並
列出力を論理処理し、シフトレジスタ２の並列出力が割
込み要求信号入力端子１側からシフト方向にｎビット以
上連続してＨレベル又はＬレベルである場合、あるい
は、シフトレジスタ２の並列出力が割込み要求信号入力
端子１側からシフト方向にｎビット連続してＨレベル又
はＬレベルである場合、割込み受付信号を出力するよう
に構成された組合せ論理回路３とを設けて構成される。

【０００９】

【作用】かかる第１の発明においては、割込み要求信号
入力端子１に入力される割込み要求信号ＩＲＱを反転す
ることなく直並列変換するｎ＋ｉビット構成のシフトレ
ジスタ２を設ける場合において、シフトレジスタ２の並
列出力が割込み要求信号入力端子１側からシフト方向に
ｎビット以上連続してＨレベルである場合、割込み受付
信号が出力するように組合せ論理回路３を構成する場合
には、Ｈレベルが割込み要求を示している割込み要求信
号ＩＲＱを受け付けることができる。換言すれば、この
場合、Ｈレベルが割込み要求を示している割込み要求信
号ＩＲＱは、シフトレジスタ２に供給されるクロック周
期でｎ−１サイクルよりも長い期間、Ｈレベルが連続し
た場合のみ、割込み要求信号として受け付けられる。

【００１０】また、割込み要求信号入力端子１に入力さ
れる割込み要求信号ＩＲＱを反転することなく直並列変
換するｎ＋ｉビット構成のシフトレジスタ２を設ける場
合において、シフトレジスタ２の並列出力が割込み要求
信号入力端子１側からシフト方向にｎビット以上連続し
てＬレベルである場合、割込み受付信号が出力するよう
に組合せ論理回路３を構成する場合には、Ｌレベルが割
込み要求を示している割込み要求信号ＩＲＱを受け付け
ることができる。換言すれば、この場合、Ｌレベルが割
込み要求を示している割込み要求信号ＩＲＱは、シフト
レジスタ２に供給されるクロック周期でｎ−１サイクル
よりも長い期間、Ｌレベルが連続した場合のみ、割込み
要求信号として受け付けられる。

【００１１】また、割込み要求信号入力端子１に入力さ
れる割込み要求信号ＩＲＱを反転することなく直並列変
換するｎ＋ｉビット構成のシフトレジスタ２を設ける場
合において、シフトレジスタ２の並列出力が割込み要求
信号入力端子１側からシフト方向にｎビット連続してＨ
レベルが出力された場合、割込み受付信号を出力するよ
うに組合せ論理回路３を構成する場合には、立ち上がり
エッジが割込み要求を示している割込み要求信号を受け
付けることができる。換言すれば、この場合、立ち上が
りエッジが割込み要求を示している割込み要求信号ＩＲ
Ｑは、立ち上がり後、シフトレジスタ２に供給されるク
ロック周期でｎ−１サイクルよりも長い期間、Ｈレベル
が連続した場合のみ、割込み要求信号として受け付けら
れる。

【００１２】また、割込み要求信号入力端子１に入力さ
れる割込み要求信号ＩＲＱを反転することなく直並列変
換するｎ＋ｉビット構成のシフトレジスタ２を設ける場
合において、シフトレジスタ２の入力端子側のビットか
らｎビット連続してＬレベルが出力された場合、割込み
受付信号を出力するように組合せ論理回路３を構成する
場合には、立ち下がりエッジが割込み要求を示している
割込み要求信号ＩＲＱを受け付けることができる。換言
すれば、この場合、立ち下がりエッジが割込み要求を示
している割込み要求信号ＩＲＱは、立ち下がり後、シフ
トレジスタ２に供給されるクロック周期でｎ−１サイク
ルよりも長い期間、Ｌレベルが連続した場合のみ、割込
み要求信号として受け付けられる。

【００１３】また、割込み要求信号入力端子１に入力さ
れる割込み要求信号ＩＲＱを反転して直並列変換するｎ
＋ｉビット構成のシフトレジスタ２を設ける場合におい
て、シフトレジスタ２の並列出力が割込み要求信号入力
端子１側からシフト方向にｎビット以上連続してＨレベ
ルである場合、割込み受付信号が出力するように組合せ
論理回路３を構成する場合には、Ｌレベルが割込み要求
を示している割込み要求信号ＩＲＱを受け付けることが
できる。換言すれば、この場合、Ｌレベルが割込み要求
を示している割込み要求信号ＩＲＱは、シフトレジスタ
２に供給されるクロック周期でｎ−１サイクルよりも長
い期間、Ｌレベルが連続した場合のみ、割込み要求信号
として受け付けられる。

【００１４】また、割込み要求信号入力端子１に入力さ
れる割込み要求信号ＩＲＱを反転して直並列変換するｎ
＋ｉビット構成のシフトレジスタ２を設ける場合におい
て、シフトレジスタ２の並列出力が割込み要求信号入力
端子１側からシフト方向にｎビット以上連続してＬレベ
ルである場合、割込み受付信号が出力するように組合せ
論理回路３を構成する場合には、Ｈレベルが割込み要求
を示している割込み要求信号ＩＲＱを受け付けることが
できる。換言すれば、この場合、割込み要求信号ＩＲＱ
は、シフトレジスタ２に供給されるクロック周期でｎ−
１サイクルよりも長い期間、Ｈレベルが連続した場合の
み、割込み要求信号として受け付けられる。

【００１５】また、割込み要求信号入力端子１に入力さ
れる割込み要求信号ＩＲＱを反転して直並列変換するｎ
＋ｉビット構成のシフトレジスタ２を設ける場合におい
て、シフトレジスタ２の並列出力が割込み要求信号入力
端子１側からシフト方向にｎビット連続してＨレベルが
出力された場合、割込み受付信号を出力するように組合
せ論理回路３を構成する場合には、立ち下がりエッジが
割込み要求を示している割込み要求信号ＩＲＱを受け付
けることができる。換言すれば、この場合、立ち下がり
エッジが割込み要求を示している割込み要求信号ＩＲＱ
は、立ち下がり後、シフトレジスタ２に供給されるクロ
ック周期でｎ−１サイクルよりも長い期間、Ｌレベルが
連続した場合のみ、割込み要求信号として受け付けられ
る。

【００１６】また、割込み要求信号入力端子１に入力さ
れる割込み要求信号ＩＲＱを反転して直並列変換するｎ
＋ｉビット構成のシフトレジスタ２を設ける場合におい
て、シフトレジスタ２の並列出力が割込み要求信号入力
端子１側からシフト方向にｎビット連続してＬレベルが
出力された場合、割込み受付信号を出力するように組合
せ論理回路３を構成する場合には、立ち上がりエッジが
割込み要求を示している割込み要求信号ＩＲＱを受け付
けることができる。換言すれば、この場合、立ち上がり
エッジが割込み要求を示している割込み要求信号ＩＲＱ
は、立ち上がり後、シフトレジスタ２に供給されるクロ
ック周期でｎ−１サイクルよりも長い期間、Ｈレベルが
連続した場合のみ、割込み要求信号として受け付けられ
る。

【００１７】そこで、また、図２に本発明中、第２の発
明の原理説明図を示すように、割込み要求信号入力端子
１と、この割込み要求信号入力端子１に入力される割込
み要求信号ＩＲＱを反転することなく直並列変換するｎ
＋ｉビット構成のシフトレジスタ２と、第１、第２、第
３、第４の出力端子４₁、４₂、４₃、４₄を有し、シフト
レジスタ２の並列出力を論理処理し、シフトレジスタ２
の並列出力が割込み要求信号入力端子１側からシフト方
向にｎビット以上連続してＨレベルである場合には第１
の出力端子４₁に割込み受付信号を出力し、シフトレジ
スタ２の並列出力が割込み要求信号入力端子１側からシ
フト方向にｎビット連続してＨレベルである場合には第
２の出力端子４₂にも割込み受付信号を出力し、シフト
レジスタ２の並列出力が割込み要求信号入力端子１側か
らシフト方向にｎビット以上連続してＬレベルである場
合には第３の出力端子４₃に割込み受付信号を出力し、
シフトレジスタ２の並列出力が割込み要求信号入力端子
１側からシフト方向にｎビット連続してＬレベルが出力
された場合には第４の出力端子４₄にも割込み受付信号
を出力するように構成された組み合わせ論理回路５と、
第１、第２、第３、第４の出力端子４₁、４₂、４₃、４₄
に出力される割込み受付信号を選択するためのマルチプ
レクサ６とを設けて構成する場合には、Ｈレベル割込み
モード、立ち上がりエッジ割込みモード、Ｌレベル割込
みモード、立ち下がりエッジ割込みモードのうち、所望
の割込みモードを設定することができる。

【００１８】即ち、第１の出力端子４₁に出力される割
込み受付信号を選択する場合には、Ｈレベルが割込み要
求を示している割込み要求信号ＩＲＱを受け付けること
ができる。但し、この場合、Ｈレベルが割込み要求を示
している割込み要求信号ＩＲＱは、シフトレジスタ２に
供給されるクロック周期でｎ−１サイクルよりも長い期
間、Ｈレベルが連続しないと受け付けられない。

【００１９】また、第２の出力端子４₂に出力される割
込み受付信号を選択する場合には、立ち上がりエッジが
割込み要求を示している割込み要求信号ＩＲＱを受け付
けることができる。但し、この場合、立ち上がりエッジ
が割込み要求を示している割込み要求信号ＩＲＱは、立
ち上がり後、シフトレジスタ２に供給されるクロック周
期でｎ−１サイクルよりも長い期間、Ｈレベルが連続し
ないと受け付けられない。

【００２０】また、第３の出力端子４₃に出力される割
込み受付信号を選択する場合には、Ｌレベルが割込み要
求を示している割込み要求信号ＩＲＱを受け付けること
ができる。但し、この場合、Ｌレベルが割込み要求を示
している割込み要求信号ＩＲＱは、シフトレジスタ２に
供給されるクロック周期でｎ−１サイクルよりも長い期
間、Ｌレベルが連続しないと受け付けられない。

【００２１】また、第４の出力端子４₄に出力される割
込み受付信号を選択する場合には、立ち下がりエッジが
割込み要求を示している割込み要求信号ＩＲＱを受け付
けることができる。但し、この場合、立ち下がりエッジ
が割込み要求を示している割込み要求信号は、立ち下が
り後、シフトレジスタ２に供給されるクロック周期でｎ
−１サイクルよりも長い期間、Ｌレベルが連続しないと
受け付けられない。

【００２２】また、図２において、シフトレジスタ２
を、割込み要求信号入力端子１に入力される割込み要求
信号ＩＲＱを反転して直並列変換するように構成する場
合においては、第１の出力端子４₁に出力される割込み
受付信号を選択する場合、Ｌレベルが割込み要求を示し
ている割込み要求信号ＩＲＱを受け付けることができ、
第２の出力端子４₂に出力される割込み受付信号を選択
する場合には、立ち下がりエッジが割込み要求を示して
いる割込み要求信号ＩＲＱを受け付けることができ、第
３の出力端子４₃に出力される割込み受付信号を選択す
る場合には、Ｈレベルが割込み要求を示している割込み
要求信号ＩＲＱを受け付けることができ、第４の出力端
子４₄に出力される割込み受付信号を選択する場合に
は、立ち上がりエッジが割込み要求を示している割込み
要求信号ＩＲＱを受け付けることができる。

【００２３】但し、Ｌレベルが割込み要求を示している
割込み要求信号ＩＲＱは、シフトレジスタ２に供給され
るクロック周期でｎ−１サイクルよりも長い期間、Ｌレ
ベルが連続しないと受け付けられず、立ち下がりエッジ
が割込み要求を示している割込み要求信号ＩＲＱは、立
ち下がり後、シフトレジスタ２に供給されるクロック周
期でｎ−１サイクルよりも長い期間、Ｌレベルが連続し
ないと受け付けられず、Ｈレベルが割込み要求を示して
いる割込み要求信号ＩＲＱは、シフトレジスタ２に供給
されるクロック周期でｎ−１サイクルよりも長い期間、
Ｈレベルが連続しないと受け付けられず、立ち上がりエ
ッジが割込み要求を示している割込み要求信号は、立ち
上がり後、シフトレジスタ２に供給されるクロック周期
でｎ−１サイクルよりも長い期間、Ｈレベルが連続しな
いと受け付けられない点は、前例と同様である。

【００２４】

【実施例】以下、図３〜図５を参照して本発明の一実施
例について説明する。

【００２５】図３は本発明の一実施例を示す図であり、
図中、７は割込み要求信号ＩＲＱが入力される割込み要
求信号入力端子、８は割込み要求信号入力端子７に入力
される割込み要求信号ＩＲＱを反転して直並列変換する
４ビット構成のシフトレジスタ、９はクロック入力端
子、１０は組合せ論理回路であり、この組合せ論理回路
１０は、インバータ１１、１２と、ＮＯＲ回路１３と、
排他的ＯＲ回路１４と、ＡＮＤ回路１５〜１７とで構成
されている。

【００２６】また、１８〜２１は割込みモード設定信号
Ｄ１、Ｄ２、Ｄ１バー、Ｄ２バーが入力される割込みモ
ード設定信号入力端子、２２は割込みモード設定信号Ｄ
１、Ｄ２、Ｄ１バー、Ｄ２バーによって制御されて組合
せ論理回路１０の出力ＯＡ、ＯＢ、ＯＣ、ＯＤを選択す
るマルチプレクサであり、このマルチプレクサ２２は、
ＡＮＤ回路２３〜２６と、ＮＯＲ回路２７とで構成され
ている。なお、２８は割込み受付信号出力端子である。

【００２７】ここに、シフトレジスタ８の出力ＱＡ、Ｑ
Ｂ、ＱＣ、ＱＤと、組合せ論理回路１０の出力ＯＡ、Ｏ
Ｂ、ＯＣ、ＯＤとの関係は表１に示すようになる。

【００２８】

【表１】

【００２９】なお、インバータ１１、１２は、シフトレ
ジスタ８の出力ＱＡ、ＱＢ、ＱＣ、ＱＤが全てＬレベル
になった場合に、組合せ論理回路１０の出力ＯＢがＨレ
ベルになることを回避するためのものである。

【００３０】また、割込みモード設定信号Ｄ１、Ｄ２、
Ｄ１バー、Ｄ２バーと、ＡＮＤ回路２３〜２６の活性、
不活性と、組合せ論理回路の出力ＯＡ、ＯＢ、ＯＣ、Ｏ
Ｄのうち、マルチプレクサ２２によって選択される出力
との関係は、表２に示すようになる。

【００３１】

【表２】

【００３２】そこで、シフトレジスタ８の出力ＱＡ、Ｑ
Ｂ、ＱＣ、ＱＤと、組合せ論理回路１０の出力ＯＡ、Ｏ
Ｂ、ＯＣ、ＯＤと、割込みモード設定信号Ｄ１、Ｄ２、
Ｄ１バー、Ｄ２バーと、組合せ論理回路の出力ＯＡ、Ｏ
Ｂ、ＯＣ、ＯＤのうち、マルチプレクサ２２によって選
択される出力と、割込み受付信号出力端子２８の論理状
態とは、表３、表４に示すようになる。

【００３３】

【表３】

【００３４】

【表４】

【００３５】ここに、割込み受付信号出力端子２８に出
力されるＬレベルの信号をもって割込み受付信号とすれ
ば、表３から明らかなように、組合せ論理回路１０の出
力ＯＡを選択する場合には、Ｈレベルが割込み要求を示
している割込み要求信号ＩＲＱを受け付けることができ
る。即ち、Ｈレベル割込みモードを設定することができ
る。但し、この場合、Ｈレベルが割込み要求を示してい
る割込み要求信号ＩＲＱは、図４に示すように、シフト
レジスタ２に供給されるクロック周期で２サイクルより
も長い期間、Ｈレベルが連続していないと受け付けられ
ない。

【００３６】また、同じく、表３から明らかなように、
組合せ論理回路１０の出力ＯＢを選択する場合には、立
ち上がりエッジが割込み要求を示している割込み要求信
号ＩＲＱを受け付けることができる。即ち、立ち上がり
エッジ割込みモードを設定することができる。但し、こ
の場合、立ち上がりエッジが割込み要求を示している割
込み要求信号ＩＲＱは、同じく、図４に示すように、立
ち上がり後、シフトレジスタ２に供給されるクロック周
期で２サイクルよりも長い期間、Ｈレベルが連続してい
ないと受け付けられない。

【００３７】また、表４から明らかなように、組合せ論
理回路１０の出力ＯＣを選択する場合には、Ｌレベルが
割込み要求を示している割込み要求信号ＩＲＱを受け付
けることができる。即ち、Ｌレベル割込みモードを設定
することができる。但し、この場合、Ｌレベルが割込み
要求を示している割込み要求信号ＩＲＱは、図５に示す
ように、シフトレジスタ２に供給されるクロック周期で
２サイクルよりも長い期間、Ｌレベルが連続していない
と受け付けられない。

【００３８】また、同じく、表４から明らかなように、
組合せ論理回路１０の出力ＯＤを選択する場合には、立
ち下がりエッジが割込み要求を示している割込み要求信
号ＩＲＱを受け付けることができる。即ち、立ち下がり
エッジ割込みモードを設定することができる。但し、こ
の場合、立ち下がりエッジが割込み要求を示している割
込み要求信号ＩＲＱは、同じく、図５に示すように、立
ち下がり後、シフトレジスタ２に供給されるクロック周
期で２サイクルよりも長い期間、Ｌレベルが連続してい
ないと受け付けられない。

【００３９】以上のように、本実施例によれば、Ｈレベ
ル割込みモード、立ち上がりエッジ割込みモード、Ｌレ
ベル割込みモード、立ち下がりエッジ割込みモードのう
ち、所望の割込みモードを設定することができるが、本
実施例は、これを簡単な回路構成で実現している。

【００４０】また、本実施例においては、Ｈレベル割込
みモードに設定する場合、Ｈレベルが割込み要求を示し
ている割込み要求信号ＩＲＱは、シフトレジスタ２に供
給されるクロック周期で２サイクルよりも長い期間、Ｈ
レベルが連続していないと受け付けられない。また、立
ち上がりエッジ割込みモードに設定する場合、立ち上が
りエッジが割込み要求を示している割込み要求信号ＩＲ
Ｑは、立ち上がり後、シフトレジスタ２に供給されるク
ロック周期で２サイクルよりも長い期間、Ｈレベルが連
続していないと受け付けられない。また、Ｌレベル割込
みモードに設定する場合、Ｌレベルが割込み要求を示し
ている割込み要求信号ＩＲＱは、シフトレジスタ２に供
給されるクロック周期で２サイクルよりも長い期間、Ｌ
レベルが連続していないと受け付けられない。また、立
ち下がり割込みモードに設定する場合、立ち下がりエッ
ジが割込み要求を示している割込み要求信号ＩＲＱは、
立ち下がり後、シフトレジスタ２に供給されるクロック
周期で２サイクルよりも長い期間、Ｌレベルが連続して
いないと受け付けられない。したがって、本実施例によ
れば、割込み要求信号入力端子７に入力されるノイズに
よる誤受付を回避することができる。

【００４１】なお、上述の実施例においては、シフトレ
ジスタ８と、組合せ論理回路１０と、マルチプレクサ２
２とで構成した場合につき述べたが、この代わりに、シ
フトレジスタと、組合せ論理回路とで構成し、かつ、組
合せ論理回路を、Ｈレベル割込みモード、立ち上がりエ
ッジ割込みモード、Ｌレベル割込みモード又は立ち下が
りエッジ割込みモードのみを設定できるように構成する
場合には、これを特定の割込みモード専用に使用するこ
ともできる。

【００４２】

【発明の効果】本発明中、第１の発明によれば、Ｈレベ
ルが割込み要求を示している割込み要求信号ＩＲＱを受
け付けるように構成する場合、この割込み要求信号ＩＲ
Ｑは、シフトレジスタ２に供給されるクロック周期でｎ
−１サイクルよりも長い期間、Ｈレベルが連続した場合
のみ、割込み要求信号として受け付けられる。また、Ｌ
レベルが割込み要求を示している割込み要求信号ＩＲＱ
を受け付けるように構成する場合、この割込み要求信号
ＩＲＱは、シフトレジスタ２に供給されるクロック周期
でｎ−１サイクルよりも長い期間、Ｌレベルが連続した
場合のみ、割込み要求信号として受付けられる。また、
立ち上がりエッジが割込み要求を示している割込み要求
信号ＩＲＱを受け付けるように構成する場合、この割込
み要求信号ＩＲＱは、立ち上がり後、シフトレジスタ２
に供給されるクロック周期でｎ−１サイクルよりも長い
期間、Ｈレベルが連続した場合のみ、割込み要求信号と
して受け付けられる。また、立ち下がりエッジが割込み
要求を示している割込み要求信号ＩＲＱを受け付ける場
合、この割込み要求信号ＩＲＱは、立ち下がり後、シフ
トレジスタ２に供給されるクロック周期でｎ−１サイク
ルよりも長い期間、Ｌレベルが連続した場合のみ、割込
み要求信号として受け付けられる。したがって、割込み
要求信号入力端子１に入力されるノイズによる誤受付を
回避することができる。

【００４３】また、本発明中、第２の発明によれば、Ｈ
レベル割込みモード、立ち上がりエッジ割込みモード、
Ｌレベル割込みモード、立ち下がりエッジ割込みモード
のうち、所望の割込みモードの設定を行うことができ、
しかも、これを簡単な回路構成で実現することができ
る。

【００４４】また、この第２の発明によれば、Ｈレベル
割込みモードに設定する場合、Ｈレベルが割込み要求を
示している割込み要求信号ＩＲＱは、シフトレジスタ２
に供給されるクロック周期でｎ−１サイクルよりも長い
期間、Ｈレベルが連続した場合のみ、割込み要求信号と
して受け付けられる。また、Ｌレベル割込みモードに設
定する場合、Ｌレベルが割込み要求を示している割込み
要求信号ＩＲＱは、シフトレジスタ２に供給されるクロ
ック周期でｎ−１サイクルよりも長い期間、Ｌレベルが
連続した場合のみ、割込み要求信号として受付けられ
る。また、立ち上がりエッジ割込みモードに設定する場
合、立ち上がりエッジが割込み要求を示している割込み
要求信号ＩＲＱは、立ち上がり後、シフトレジスタ２に
供給されるクロック周期でｎ−１サイクルよりも長い期
間、Ｈレベルが連続した場合のみ、割込み要求信号とし
て受け付けられる。また、立ち下がりエッジ割込みモー
ドに設定する場合、立ち下がりエッジが割込み要求を示
している割込み要求信号ＩＲＱは、立ち下がり後、シフ
トレジスタ２に供給されるクロック周期でｎ−１サイク
ルよりも長い期間、Ｌレベルが連続した場合のみ、割込
み要求信号として受け付けられる。したがって、割込み
要求信号入力端子１に入力されるノイズによる誤受付を
回避することができる。

【図面の簡単な説明】

【図１】本発明中、第１の発明の原理説明図である。

【図２】本発明中、第２の発明の原理説明図である。

【図３】本発明の一実施例を示す図である。

【図４】本発明の一実施例の動作を説明するためのタイ
ムチャートである。

【図５】本発明の一実施例の動作を説明するためのタイ
ムチャートである。

【図６】従来の割込み受付回路の一例を示す図である。

【図７】図６の割込み受付回路の動作を示すタイムチャ
ートである。

【図８】従来の割込み受付回路の他の例を示す図であ
る。

【図９】図８の割込み受付回路の動作を示すタイムチャ
ートである。

【符号の説明】

１割込み要求信号入力端子２シフトレジスタ３、５組合せ論理回路６マルチプレクサ

Claims

(57)【特許請求の範囲】

【請求項１】割込み要求信号入力端子（１）と、該割込
み要求信号入力端子（１）に入力される割込み要求信号
（ＩＲＱ）を反転することなく又は反転して直並列変換
するｎ＋ｉビット構成（但し、ｎ＝２以上の整数、ｉ＝
１以上の整数）のシフトレジスタ（２）と、該シフトレ
ジスタ（２）の並列出力を論理処理し、前記シフトレジ
スタ（２）の並列出力が前記割込み要求信号入力端子
（１）側からシフト方向にｎビット以上連続してＨレベ
ル又はＬレベルである場合あるいは前記シフトレジスタ
（２）の並列出力が前記割込み要求信号入力端子（１）
側からシフト方向にｎビット連続してＨレベル又はＬレ
ベルである場合、割込み受付信号を出力するように構成
された組合せ論理回路（３）とを設けて構成されている
ことを特徴とする割込み受付回路。
【請求項２】割込み要求信号入力端子（１）と、該割込
み要求信号入力端子（１）に入力される割込み要求信号
（ＩＲＱ）を反転することなく又は反転して直並列変換
するｎ＋ｉビット構成（但し、ｎ＝２以上の整数、ｉ＝
１以上の整数）のシフトレジスタ（２）と、第１、第
２、第３、第４の出力端子（４₁、４₂、４₃、４₄）を有
し、前記シフトレジスタ（２）の並列出力を論理処理
し、前記シフトレジスタ（２）の並列出力が前記割込み
要求信号入力端子（１）側からシフト方向にｎビット以
上連続してＨレベルである場合には前記第１の出力端子
（４₁）に割込み受付信号を出力し、前記シフトレジス
タ（２）の並列出力が前記割込み要求信号入力端子
（１）側からシフト方向にｎビット連続してＨレベルで
ある場合には前記第２の出力端子（４₂）にも割込み受
付信号を出力し、前記シフトレジスタ（２）の並列出力
が前記割込み要求信号入力端子（１）側からシフト方向
にｎビット以上連続してＬレベルである場合には前記第
３の出力端子（４₃）に割込み受付信号を出力し、前記
シフトレジスタ（２）の並列出力が前記割込み要求信号
入力端子（１）側からシフト方向にｎビット連続してＬ
レベルである場合には前記第４の出力端子（４₄）にも
割込み受付信号を出力するように構成された組合せ論理
回路（５）と、前記第１、第２、第３、第４の出力端子
（４₁、４₂、４₃、４₄）に出力される割込み受付信号を
選択し、割込みモードを設定するためのマルチプレクサ
（６）とを設けて構成されていることを特徴とする割込
み受付回路。