JP3471275B2

JP3471275B2 - 同期化回路

Info

Publication number: JP3471275B2
Application number: JP2000032373A
Authority: JP
Inventors: 正文染谷
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2000-02-09
Filing date: 2000-02-09
Publication date: 2003-12-02
Anticipated expiration: 2020-02-09
Also published as: JP2001223679A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、同期化回路に関
し、特にＦＩＦＯ回路を備える同期化回路に関する。

【０００２】

【従来の技術】近年、マイクロコンピュータにおける処
理能力の向上が望まれているが、一方では、マイクロコ
ンピュータにおけるインターフェース部において、外部
に対して規格によって最大クロック周波数が決められて
おり、外部に対してのクロック数をむやみに上げること
ができない。そのため、マイクロコンピュータ内部にお
いて、高速なクロックを用い処理能力を向上させること
が行われているが、このような場合、マイクロコンピュ
ータ内部に異なる周波数で動作する複数のブロックが存
在することになる。そのため、これらのブロック間でデ
ータや制御信号をやり取りするために、同期をとるため
の同期回路が必要とされている。このような従来の同期
化回路を図８に示す。

【０００３】従来の同期化回路は、ｍビットのデータｎ
個を記憶し、クロックＣＬＫ１に同期した回路ブロック
からの入力データを、ライトポインタによって指定され
るアドレスにクロックＣＬＫ１に同期してライトイネー
ブルＷＥが入力されているときに書きこまれ、クロック
ＣＬＫ２に同期したリードポインタによって指定される
アドレスに記憶されたデータを出力データとして出力す
るｎ段の先入れ先出し回路（ＦＩＦＯ）８１５と、クロ
ックＣＬＫ１に同期すると共にライトイネーブルＷＥが
入力されているときに順次ワンホット型のライトポイン
タを出力するワンホット型ライトポインタ回路８１３、
クロックＣＬＫ２に同期すると共にリードインクリメン
ト信号が入力されているときに順次ワンホット型のリー
ドポインタを出力するワンホット型リードポインタ回路
８１９と、ライトポインタをクロックＣＬＫ２に同期さ
せて出力する同期化用フリップフロップ回路８１６と、
クロックＣＫＬ２に同期したライトポインタとリードポ
インタとが入力されＦＩＦＯ８１５内のデータが読み出
しても良い有効なデータであるかどうか等を判定するデ
コード回路８１８とを備えて構成されている。ここで、
ワンホット型リード／ライトポインタは、アドレスに対
応するビットのみが他のビットとは異なる値になってい
る、すなわち、当該ビットのみが１もしくは０になって
いる。一例を挙げると、５個のデータを格納することが
できる５段のＦＩＦＯに対するワンホット型リード／ラ
イトポインタは５ビットで表現することができ、アドレ
スが０の時に０００００、１の時に００００１、２の時
に０００１０、３の時に００１００、４の時に０１００
０、５の時に１００００となる。

【０００４】このように、ＦＩＦＯ８１５は、ＣＬＫ１
に同期してライトポインタに応答したアドレスにデータ
を記憶し、クロックＣＬＫ２に同期したリードポインタ
に応答したアドレスのデータを出力する。

【０００５】

【発明が解決しようとする課題】従来の同期化回路で
は、ワンホット型のアドレスを使用しているため、リー
ドポインタ、ライトポインタの値からＦＩＦＯ有効段情
報及び、Full/Empty情報を得るためにはｎ＊ｎのテーブ
ルが必要になるなど複雑な回路が必要となり、回路規模
が大きくなってしまうという問題点を有している。

【０００６】また、アドレスが１から２に変化しようと
した場合を上述の例を参考にして考えると、００００１
から０００１０にワンホット型ポインタが変化すること
になる。すなわち、上位の３ビットは変化しないが、下
位の２ビットが変化することになる。このとき、ワンホ
ット型ライトポインタ回路８１３からデコード回路８１
８までの配線遅延もしくは、ＣＬＫ１からＣＬＫ２に切
り直す際のタイミングによって、ワンホット型ポインタ
の下位２ビットが０、１いずれになるか不明の瞬間が存
在する。すなわち、同期化用フリップフロップ１１６に
供給されるワンホット型ポインタは０００ＸＸ（Ｘは０
または１）となってしまう瞬間がある。したがって、こ
の瞬間にＣＬＫ２が入力されているとデコード回路８１
８には、ライトポインタとして０００００、００００
１、０００１０、０００１１というアドレスが供給され
る可能性があり、０００００や、０００１１というアド
レスがデコード回路８１８に供給されてしまうと、デコ
ード回路８１８による有効段の演算に誤りが起こるとい
う問題がある。

【０００７】したがって、本発明の目的は、回路規模を
小さくすると共に、有効段の演算に誤まりの無い同期化
回路を提供することにある。

【０００８】

【課題を解決するための手段】本発明の同期化回路は、
ｎ個のデータを保持するｎ段の先入れ先出し回路（ＦＩ
ＦＯ）と、前記ＦＩＦＯに対して第１のクロックに応答
して書き込みアドレスを生成する第１のジョンソンカウ
ンタと、前記ＦＩＦＯに対して第２のクロックに応答し
て読出しアドレスを生成する第２のジョンソンカウンタ
と、前記書き込みアドレスと前記読出しアドレスとから
前記ＦＩＦＯに保持されたデータが有効／無効であるこ
とを示すＦＩＦＯ有効段情報を生成する有効段情報生成
デコード回路と、前記書き込みアドレスを、アドレスに
対応するビットのみが他のビットとは異なる値になって
いる、ワンホット型のアドレスに変換して前記ＦＩＦＯ
に供給する第１のデコード回路および、前記読出しアド
レスを前記ワンホット型のアドレスに変換して前記ＦＩ
ＦＯに供給する第２のデコード回路とを備え、前記第１
及び第２のデコード回路は、前記書き込み又は読出しア
ドレスの下位ビットと前記下位ビットと隣り合う上位ビ
ット同士の排他的論理和をとり、前記上位ビットに対応
するアドレスとして出力するｎ−１個の排他的論理和回
路と、最上位ビットの反転ビットと最下位ビットとの排
他的論理和をとり最下位ビットのアドレスとして出力す
る排他的論理和回路を備えることを特徴とする。

【０００９】このようにアドレス生成回路としてジョン
ソンカウンタを使用することによって有効段情報生成デ
コード回路の回路構成を小さくすることができると共
に、誤まったＦＩＦＯ有効段情報を生成することが無く
なる。

【００１０】

【発明の実施の形態】本発明の実施の形態について説明
する。

【００１１】本発明による同期化回路では、ライトポイ
ンタ回路及びリードポインタ回路をそれぞれジョンソン
カウンタによって構成し、FIFO有効段情報を両ポインタ
回路からのポインタのＥＸＯＲをとるデコード回路とに
より構成している。

【００１２】本発明の第１の実施例のブロック図を図１
に示す。

【００１３】本発明の同期化回路は、ｍビットのデータ
ｎ個を記憶し、クロックＣＬＫ１に同期した回路ブロッ
クからの入力データを、ライトポインタによって指定さ
れるアドレスにクロックＣＬＫ１に同期してライトイネ
ーブルＷＥが入力されているときに書きこまれ、クロッ
クＣＬＫ２に同期したリードポインタによって指定され
るアドレスに記憶されたデータを出力データとして出力
するｎ段の先入れ先出し回路（ＦＩＦＯ）１１５と、ク
ロックＣＬＫ１に同期してライトイネーブル信号ＷＥが
入力されているときにインクリメント動作を行うジョン
ソンカウンタ１１３と、クロックＣＬＫ２に同期してリ
ードポインタインクリメント信号が入力されているとき
にインクリメント動作を行うジョンソンカウンタ１１９
と、ジョンソンカウンタ１１３からのポインタをワンホ
ット型のポインタに変換しワンホット型のライトポイン
タとしてＦＩＦＯ１１５に供給するデコード回路１１４
と、ジョンソンカウンタ１１９からのポインタをワンホ
ット型のポインタに変換しワンホット型のリードポイン
タとしてＦＩＦＯ１１５に供給するデコード回路１１７
と、ジョンソンカウンタ１１３からのライトポインタを
クロックＣＬＫ２に同期した信号として切り直す同期化
用フリップフロップ１１６と、同期化用フリップフロッ
プ１１６によって切り直されたライトポインタとジョン
ソンカウンタ１１９からのリードポインタとからＦＩＦ
Ｏ有効段情報を生成するデコード回路１１８とから構成
されている。

【００１４】ここで、ジョンソンカウンタ１１３及び１
１９の回路構成及びその動作を図２を参照しながら説明
する。ただし、ジョンソンカウンタ１１３と１１９と
は、同一構成であるためジョンソンカウンタ１１３のみ
について説明する。

【００１５】ｎビットのジョンソンカウンタは、図２
（ａ）に示すように、ｎ個のフリップフロップ２１０、
２１１〜２１ｎ−１をｎ段直列に接続すると共に、最上
位ビット（ＭＳＢ）、すなわちフリップフロップ２１ｎ
−１の出力を反転して最下位ビット（ＬＳＢ）、すなわ
ちフリップフロップ２１０の入力に接続し、クロック信
号ＣＬＫに同期してインクリメント信号が入力されてい
るときに下位ビットから上位ビットにビットが進んで行
き、インクリメント信号が入力されていないときには、
そのときのフリップフロップの値を維持する構成となっ
ている。ただし、リセット状態及び初期状態では、全て
のフリップフロップは０の状態にある。

【００１６】したがって、ｎビットのジョンソンカウン
タにおいては、クロックＣＬＫの立ち上がり時点でイン
クリメント信号がアクティブのとき、各フリップフロッ
プは１つ右側(ＬＳＢ側)のフリップフロップの値をラッ
チし、フリップフロップ２１０（ＬＳＢ)はフリップフ
ロップ２１ｎ−１(ＭＳＢ)の出力の反転をラッチする。
このようにして、データがクロックに応答して変化して
行くと、図２（ｂ）に示すように、２ｎ回のカウントで
元の０００…０００に戻ることになる。ただし、対応す
るＦＩＦＯ１１５の段は、ジョンソンカウンタがｎ回動
作することによって０〜ｎ−１まで順次変化し、ジョン
ソンカウンタがｎ＋１からｎ回動作することによって再
度０〜ｎ−１まで順次変化する。また、ジョンソンカウ
ンタからの出力は、０００…０００からカウントが始ま
り、ｎ回カウントが行われると１１１…１１１になり、
その後のｎ＋１回から２ｎ回のカウントはＭＳＢの１が
ＬＳＢに反転入力されるためＬＳＢから順次上位ビット
に向かって０が進んでいくことになる。

【００１７】ここで、ｎビットのジョンソンカウンタか
ら出力されるポインタは、ワンホット型ポインタではな
いので、そのままではｎ段ＦＩＦＯ１１５に供給するこ
とができない。そのため、ジョンソンカウンタから出力
されたポインタをワンホット型ポインタに変換するデコ
ード回路１１４及び１１７が必要となる。そこで、図２
（ｂ）に示すようにジョンソンカウンタからのポインタ
とｎビットのワンホット型ポインタとを対応させると、
デコード回路は、図２(c)に示す式で動作を表すことが
でき、つまりはｎ個の排他的論理和回路だけで構成する
ことができる。

【００１８】具体的には、図３に示されるように、ｎビ
ットのポインタのうち隣り合うビット同士の排他的論理
和をとるｎ個の排他的論理和回路（ＥＸＯＲ）３００〜
３０ｎ‐１であって、ＬＳＢのＥＸＯＲ３００にはＭＳ
ＢのＥＸＯＲ３０ｎ−１の出力の反転が入力されている
デコード回路によって構成される。また、ＦＩＦＯ有効
段情報を生成するデコード回路１１８は、図５に示され
るように、クロックＣＬＫ２で切り直されたジョンソン
カウンタ１１３からのライトポインタ及びジョンソンカ
ウンタ１１９からのリードポインタの対応するビットを
それぞれ入力として受けるｎ個のＥＸＯＲ回路５００〜
５０ｎ−１によって構成されている。

【００１９】次に、図１の回路の動作について説明す
る。

【００２０】リセット後の初期状態では、ジョンソンカ
ウンタは、全てのビットが０の状態であるため、デコー
ド回路の出力は、“０００…００１”となり、ＦＩＦＯ
１１５のライトポインタ、リードポインタ共に０段目を
指し示している。

【００２１】ＣＬＫ１同期で有効な入力データが入力さ
れ、ライトイネーブル信号がアクティブになると、ＦＩ
ＦＯ１１５の０段目(ライトポインタが指し示す段)にて
入力データがラッチされ、同時にジョンソンカウンタの
インクリメント信号もアクティブになるため、ジョンソ
ンカウンタは１つ状態遷移する。その結果、デコード回
路の出力も更新されＦＩＦＯ１１５のライトポインタは
“０００…０１０”となり、次の段(１段目)を指し示し
て次のデータの入力に備える。ただし、ＦＩＦＯ１１５
に対する書き込みはライトイネーブル信号に応答して行
われ、当該ライトイネーブル信号に応答して更新された
ライトポインタの示すＦＩＦＯ１１５の段への書き込み
は、次のライトイネーブル信号によって行われるものと
する。

【００２２】出力データは、ＦＩＦＯ１１５のｎ段のう
ち、ＣＬＫ２同期であるリードポインタの指し示す段
のデータを出力する。図示しない制御回路は、リードポ
インタが指し示す段の出力データを使い終わると、次段
のデータを出力するために、ジョンソンカウンタのイン
クリメント信号をＣＬＫ２同期でアクティブにする。そ
の結果、ジョンソンカウンタは１つ状態遷移し、デコー
ド回路の出力が接続されるリードポインタも１つ更新さ
れ、次の段のデータが出力データとして出力される。

【００２３】ここで、ＦＩＦＯ１１５からデータを読み
出す場合、ＦＩＦＯ１１５に有効なデータ、すなわち新
たにラッチした未使用なデータが存在するかどうかを判
断する必要がある。その方法について図１、図５を用い
て説明する。

【００２４】まず、ライトポインタとリードポインタの
同期をとるため、図１に示すように、ジョンソンカウン
タ１１３のライトポインタを同期化用フリップフロップ
１１６によってＣＬＫ２で切り直し、デコード回路のラ
イトポインタ入力ＷＰに供給する。ＣＬＫ２同期のジョ
ンソンカウンタ１１９のリードポインタは、そのままデ
コード回路のリードポインタ入力ＲＰに供給される。デ
コード回路１１８において、図５(a)に示す演算を行
い、ＦＩＦＯ有効段情報を出力する。

【００２５】この同期化用フリップフロップ１１６に入
力されるライトポインタは、上述したとおり、ジョンソ
ンポインタからの出力である。したがって、変化するの
はｎビットのデータのうち、１ビットのみである。たと
えば、１段目から２段目にデータが変化する場合には、
００００１から０００１１に変化することになる。同期
化用フリップフロップ１１６において、この変化のタイ
ミングでＣＬＫ２が入力されると、５ビットのデータを
例に取ると、０００Ｘ１（Ｘは、０または１）というデ
ータになる可能性がある。しかしながら、得られるデー
タは００００１または０００１１というデータしか得ら
れることは無く、００００１は１段目のアドレスであ
り、０００１１は２段目のアドレスであるため、非同期
システムにおいてはどちらのデータがデコード回路１１
８に供給されても問題が起こることはない。すなわち、
供給されるデータは、ジョンソンカウンタの本来の状態
遷移の前あるいは後の状態を表すデータと一致するた
め、状態遷移の瞬間に遷移の前後以外の状態がデコード
回路１１８に供給されることはない。

【００２６】続いて、具体的なデータを用いて、デコー
ド回路１１８のデコード動作を説明する。図３（ｂ）に
おいて、ライトポインタＷＰが次にデータが書き込まれ
る段が４段目であることを示し、リードポインタＲＰが
次にデータが読み出されるべき段が１段目であることを
示している場合について考える。したがって、有効な段
は、既にデータが書きこまれまだ読み出されていない１
〜３段である。このとき、ライトポインタの値は、図２
（ｂ）で示すところの４段目であるため０１１１１を示
し、リードポインタの値は同様に１段目であるため００
００１を示している。したがって、これらポインタの対
応するビットのそれぞれについてＥＸＯＲをとると、０
１１１０というＦＩＦＯ有効段情報を得ることができ
る。これは、０段目と４段目が有効ではなく、１〜３段
が有効であるデータを示している。したがって、実際の
ＦＩＦＯ１１５の内容と、演算によって得られたＦＩＦ
Ｏ有効情報とが一致していることがわかる。ただし、ラ
イトポインタはリードポインタに追い越されることは無
く、また、先行したライトポインタがリードポインタを
追い越すことが無いものとする。

【００２７】次に、ライトポインタがリードポインタに
先行し、ＦＩＦＯ１１５の最終段を超えて書きこみが行
われている場合について図５（ｃ）を用いて説明する。
この場合、既に０〜ｎ−１段にデータを書き込み済みの
ため、０段目に戻って書き込みが行われることになる。
すなわち、ＦＩＦＯ１１５は、ｎ−１段目の後に０段が
存在するよう、リング状に使用される。このとき、ライ
トポインタの値は２周目（ジョンソンカウンタによって
ｎ−１回より多くカウントされた）の値になっているた
め、図２（ｂ）に示すように、１段目の値であっても０
０００１ではなく、１１１１０を示している。そして、
リードポインタは１周目（ジョンソンカウンタによって
ｎ−１回以下しかカウントされていない）であるため、
３段目の００１１１を示している。したがって、これら
ポインタの対応するビットのＥＸＯＲをとると、１１０
０１という有効段情報を得ることができる。これは、０
段目、３段目及び４段目のデータが有効であり、１段目
及び２段目のデータが有効ではないことを示している。

【００２８】このように、ジョンソンカウンタを使用し
たアドレス制御を行うことにより、ライトポインタとリ
ードポインタとのＥＸＯＲをとるデコード回路を使用す
ることによって有効段情報を得ることができ、また、ジ
ョンソンカウンタの出力をＦＩＦＯに供給する差異にも
ＥＸＯＲによって構成されるデコード回路を使用するこ
とによってワンホット型データに変換することができる
ため、回路構成を簡単にすることができる。

【００２９】この第１の実施例では、ＣＬＫ２に同期し
てＦＩＦＯ有効段情報を生成しているため、図示されて
いないリード側の制御回路に対して有効にＦＩＦＯ有効
段情報を供給することができる一方、図示されていない
ライト側の制御回路に対しては、ＣＬＫ１に同期してい
ないため有効なＦＩＦＯ有効段情報を供給することがで
きない。

【００３０】そこで、本発明の第２の実施例では、ライ
ト側の制御回路に対して有効なＦＩＦＯ有効段情報を供
給することができる同期化回路を提供する。

【００３１】本発明の第２の実施例を図６に示す。実施
例１と異なる回路は、同期化用フリップフロップ４４３
と、デコード回路４４２の接続位置及び同期信号のみで
あるため、その他の部分については説明を省略する。

【００３２】同期化用フリップフロップはジョンソンカ
ウンタ１１９からＣＬＫ２に同期したリードポインタを
受け、ＣＬＫ１で切り直して出力している。デコード回
路４４２は、ＣＬＫ１で切り直されたリードポインタと
ジョンソンカウンタ１１３からのライトポインタとを受
け、第１の実施例と同様にライトポインタとリードポイ
ンタとのＥＸＯＲをとることによって、ＦＩＦＯ有効段
情報を生成している。このとき、ＦＩＦＯ有効段情報
は、ＣＬＫ１に同期しているため、ライト側の制御回路
に対して、ＦＩＦＯがＦｕｌｌになったため書き込みを
一時停止する等の制御に使用される、有効なＦＩＦＯ有
効段情報を供給することができる。

【００３３】そして、リード側及びライト側の双方に有
効なＦＩＦＯ有効段情報が必要な場合には、第３の実施
例として図７に示されるように、第１の実施例と第２の
実施例とを組み合わせることによって、双方に有効なＦ
ＩＦＯ有効段情報を供給することができる。

【００３４】以上、第１乃至第３の実施例を用いて本発
明を説明したが、本発明はこれら実施例に限定されるも
のではなく、本発明の趣旨を逸脱しない範囲で種々の変
更が可能である。

【００３５】

【発明の効果】このように、本発明によれば、ジョンソ
ンカウンタを用いることによって、状態遷移の際のデー
タが不確定な瞬間のデータがＦＩＦＯ有効段情報を得る
ためのデコード回路に供給されたとしても誤まったデー
タが得られることは無く、また、当該デコード回路及び
ＦＩＦＯにアドレスを変換して供給するためのデコード
回路もＥＸＯＲによって簡単に構成することができるた
め、回路構成を小さくすることができる。

【図面の簡単な説明】

【図１】本発明による同期化回路の第１の実施例を示す
ブロック図。

【図２】（ａ）ジョンソンカウンタの回路図。（ｂ）ジ
ョンソンカウンタとデコード回路及び対応するＦＩＦＯ
の段の関係を示すチャート。（ｃ）デコード回路の入出
力関係を示す論理式。

【図３】ジョンソンカウンタの出力をワンホット型アド
レスに変換するためのデコード回路の回路図。

【図４】ライトポインタとリードポインタからＦＩＦＯ
有効段情報を得るデコード回路の回路図。

【図５】（ａ）ライトポインタとリードポインタとから
ＦＩＦＯ有効段情報を得る論理式。（ｂ）ＦＩＦＯ有効
段情報を得る第１の例。（ｃ）ＦＩＦＯ有効段情報を得
る第２の例。

【図６】本発明による同期化回路の第２の実施例を示す
ブロック図。

【図７】本発明による第３の同期化回路の第３の実施例
を示すブロック図。

【図８】従来の同期化回路を示すブロック図

【符号の説明】

１１３、１１９ジョンソンカウンタ１１４、１１７デコード回路１１５ＦＩＦＯ１１６同期化用フリップフロップ１１８デコード回路

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 7/00 H03M 7/16 H03M 7/22

Claims

(57)【特許請求の範囲】

【請求項１】ｎ個のデータを保持するｎ段の先入れ先
出し回路（ＦＩＦＯ）と、前記ＦＩＦＯに対して第１の
クロックに応答して書き込みアドレスを生成する第１の
ジョンソンカウンタと、前記ＦＩＦＯに対して第２のク
ロックに応答して読出しアドレスを生成する第２のジョ
ンソンカウンタと、前記書き込みアドレスと前記読出し
アドレスとから前記ＦＩＦＯに保持されたデータが有効
／無効であることを示すＦＩＦＯ有効段情報を生成する
有効段情報生成デコード回路と、前記書き込みアドレス
を、アドレスに対応するビットのみが他のビットとは異
なる値になっている、ワンホット型のアドレスに変換し
て前記ＦＩＦＯに供給する第１のデコード回路および、
前記読出しアドレスを前記ワンホット型のアドレスに変
換して前記ＦＩＦＯに供給する第２のデコード回路とを
備え、前記第１及び第２のデコード回路は、前記書き込
み又は読出しアドレスの下位ビットと前記下位ビットと
隣り合う上位ビット同士の排他的論理和をとり、前記上
位ビットに対応するアドレスとして出力するｎ−１個の
排他的論理和回路と、最上位ビットの反転ビットと最下
位ビットとの排他的論理和をとり最下位ビットのアドレ
スとして出力する排他的論理和回路を備えることを特徴
とする同期化回路。
【請求項２】前記第１のジョンソンカウンタは、出力
と入力とが直列に接続され、最上位の出力が最下位の入
力に接続されると共に前記第１のクロックに同期して動
作するｎ個のフリップフロップによって構成され、前記
第２のジョンソンカウンタは、出力と入力とが直列に接
続され、最上位の出力が最下位の入力に接続されると共
に前記第２のクロックに同期して動作するｎ個のフリッ
プフロップによって構成されていることを特徴とする請
求項１記載の同期化回路。
【請求項３】前記有効段情報生成デコード回路は、ｎ
ビットの前記書き込みアドレスとｎビットの前記読出し
アドレスとの対応するビット毎に排他的論理和をとるｎ
個の排他的論理和回路によって構成されていることを特
徴とする請求項２記載の同期化回路。
【請求項４】前記第１のクロックに同期した前記書き
込みアドレスが入力され前記第２のクロックに同期した
書き込みアドレスを前記有効段情報生成デコード回路に
出力する第１の同期化用フリップフロップを更に備える
ことを特徴とする請求項２記載の同期化回路。
【請求項５】前記第２のクロックに同期した前記読み
出しアドレスが入力され前記第１のクロックに同期した
読み出しアドレスを前記有効段情報生成デコード回路に
出力する第２の同期化用フリップフロップをさらに備え
ることを特徴とする請求項２記載の同期化回路。
【請求項６】前記第１のクロックに同期した前記書き
込みアドレスが入力され前記第２のクロックに同期した
書き込みアドレスを前記有効段情報生成デコード回路に
出力する第１の同期化用フリップフロップと、前記第２
のクロックに同期した読み出しアドレスが入力され前記
第１のクロックに同期した前記読み出しアドレスを前記
有効段情報生成デコード回路に出力する第２の同期化用
フリップフロップとを備え、前記有効段情報生成デコード回路は、前記第２のクロッ
クに同期した書き込みアドレスと前記読出しアドレスと
から第１のＦＩＦＯ有効段情報を生成する第１の有効段
情報生成デコード回路と、前記第１のクロックに同期し
た読み出しアドレスと前記書き込みアドレスとから第２
のＦＩＦＯ有効段情報を生成する第２の有効段情報生成
デコード回路とを備えることを特徴とする請求項２記載
の同期化回路。