JPH0432823Y2

JPH0432823Y2 -

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Publication number: JPH0432823Y2
Application number: JP1988163992U
Authority: JP
Priority date: 1988-12-20
Filing date: 1988-12-20
Publication date: 1992-08-06
Also published as: JPH01119227U

Description

【考案の詳細な説明】 (1) 考案の技術分野本考案は符号変換回路に関する。

(2) 技術の背景例えば磁気デイスク装置においてデイジタルデ
ータを書き込む場合、NRZのデータをそのまま
書き込むというのが普通である。ところがこのよ
うにNRZのデータをそのまま書き込むと、次の
２つの問題が生ずる。第１は、NRZのデータは
原データの１又は０に変化がない限り全く無変化
となり、動作周波数帯域としてはDC成分から考
慮しなければならず極めて広帯域化してしまうと
いう問題である。第２は、上述の如くNRZのデ
ータが全く無変化になると、いわゆるクロツク成
分の抽出が行えず、復合化が困難になるという問
題である。このような問題を解決すべく、２ビツ
トおよび４ビツトのNRZデータをそれぞれ３ビ
ツトおよび６ビツトの1/7コードワードに変換す
るという符号化変換方式が提案されている。例え
ば、IEEE Trans on Mag Vol MAG12 No.６
1976 November等に述べられている。ここに
１／７コードワードとはあるビツト１とその次のビ
ツト１の間にビツト０が最低１個、最大７個入る
ようにしたコードを意味する。このように、ビツ
ト０が必ず所定期間内に出現することから上記２
つの問題は同時に解決される。さらに加えて、上
記提案の符号化変換方式では、２ビツト→３ビツ
トならびに４ビツト→６ビツトの符号変換がなさ
れるから周波数Ｆは1.5倍に増大するが、ビツト
０がビツト１とビツト１の間に必ず１個存在する
ため結果的には記録周波数は0.75倍に減少する。
この結果、NRZデータをそのまま書き込む従来
の場合に比していわゆる記録密度がさらに高くな
り、磁気デイスクの利用効率が向上するという利
点ももたらされる。

(3) 従来技術と課題ところで叙上のように優れた機能を発揮し得る
符号化変換方式に対し、これを実施するための符
号変換回路は未だ市場に提供されたものは少な
い。当然に考えられる１つの試みとしては、その
符号変換回路をROMで構成することが挙げられ
る。すなわち２ビツト又は４ビツトのNRZデー
タをROMのアドレス入力として、３ビツト又は
６ビツトのコードワードを該ROMより読み出す
ものである。これは単純な発想であり現実的では
あるが、ROMのアクセス時間に限界があること
を考慮すると、高速の符号変換には対応できな
い。そこで、ROMを用いずにデイスクリートな
構成で実現できる符号変換回路の出現が是非とも
要望される。

(4) 考案の目的本考案は上記事情に鑑み、ROMを用いること
のない符号変換回路を実現することを目的とする
ものである。

(5) 考案の構成上記目的を達成するために本考案は、任意のビ
ツト列で構成される入力データの複数ビツトを逐
次保持する入力レジスタと、該入力レジスタに保
持された入力データを、２ビツト以上のビツトモ
ードを単位とする複数のビツトモードに分類し、
その分類に基づき該入力データを符号変換する符
号変換用の論理回路と、該符号変換用の論理回路
からの出力を逐次保持するとともに保持された出
力データを送出する出力レジスタと、前記入力レ
ジスタに接続されて該入力レジスタに逐次保持さ
れた前記入力データを該複数のビツトモードに分
類するビツトモード分類用の論理回路と、該ビツ
トモード分類用の論理回路により分類されたビツ
トモードに応じて、該符号変換用の論理回路から
の出力を前記出力レジスタに保持するタイミング
と該出力レジスタから前記出力データを取り出す
出力タイミングとを設定するタイミング制御回路
とから構成することを特徴とするものである。

(6) 考案の実施例第１図は２ビツトおよび４ビツトのNRZデー
タをそれぞれ３ビツトおよび６ビツトのコードワ
ードに符号変換するときの対応を示す図表であ
る。本考案は左側のNRZデータ例えば（10）を
入力として、右側のコードワード例えば（010）
に符号変換するための回路について言及する。上
記図表中、コードワードのビツトC₆の中で×を
付したものがあるが、これはその直前に来るコー
ドビツトの１又は０に応じてそれぞれ０又は１と
なる不定のビツトを表わす。いずれにしても、第
１図の図表に示す対応関係をほぼ瞬時的に得るた
めの符号変換回路の実現はそう簡単なことではな
い。

第２図は本考案に基づく符号変換回路の一実施
例を示す回路図である。以下、この符号変換回路
の構成ならびに動作を説明する。なお、第３図は
第２図の符号変換回路の動作説明に用いる、要部
の波形を示すタイムチヤートである。第２図なら
びに第３図を参照すると、第２図中の左側より入
力された入力データDin（第１図のNRZデータ）
は、本考案の符号変換回路２０により符号変換さ
れ、同図中の右側より出力データDout（第１図の
コードワード）としてビツトシリアルに出力され
る。この入力データDinは第３図の(10)欄に例示さ
れており、これに対応する出力データDoutが同
図の（11）欄に例示されている。この場合、入力
データDin（NRZデータ）は第３図の(1)欄に示す
1F（Frequency）のクロツクCLKに同期してお
り、一方、出力データDoutは同図の(2)欄に示す、
1.5倍の周波数すなわち1.5FのクロツクCLKに同
期している。1.5倍となるのは同一の時間内に２
ビツト→３ビツト（又は４ビツト→６ビツト）の
符号変換がなされるからである。

先ず入力のNRZデータDinはビツトシリアルに
シフトレジスタ（４ビツトシフトレジスタ）２１
に入力される。シフトレジスタ２１内の４ビツト
D₁，D₂，D₃およびD₄は、第１図のNRZデータの
各ビツトD₁〜D₄が完全に詰つた場合に対応する。
ここで最初になすべきことはいわゆる同期引込み
でる。このために本来のNRZデータの直前にス
タートビツトパターンを付与する。スタートビツ
トパターンとしては、ギヤツプパターンと明確に
区別できるものであればどの様なパターンでも良
い。一般に磁気デイスク上の各トラツクの構成
は、（ギヤツプパターン）（シンクビツトパター
ン）（データパターン）という風になつているか
ら、ギヤツプパターンとしては例えば（1111…）
を与え、シンクビツトパターン（synchronous
bit pattern）として、スタートビツトパターン
（1110）を与えるようにすれば良い。以下、スタ
ートビツトパターンとしてその（1110）を例にと
つて説明する。今、データの書込み指令（WC：
Write Command）が与えられたとする（第３図
の(3)欄におけるWCの立上り）。この指令WCは、
同期引込み回路３５の一部を構成するフリツプ・
フロツプ２３のリセツト入力にレベル反転して印
加され、該フリツプ・フロツプ２３をアクテイブ
にする。一方、該同期引込み回路３５の一部を構
成するANDゲート２２は、各入力をレベル反転
したシフトレジスタ２１からのデータビツト
（D₁〜D₄）が与えられる。ただし、シフトレジス
タ２１のビツトのうちD₄〜D₂については反転出
力（小さい○印を付して示す）として、ビツト
D₁についてはそのままの出力でANDゲート２２
が与えられる。このため、シフトレジスタ２１内
の（D₄D₃D₂D₁）に丁度前記スタートビツトパタ
ーン（1110）が揃つたところでANDゲート２２
の入力には（0000）が印加され、各入力のレベル
反転によりANDゲート２２は出力１を送出する。
この出力１は第３図の(4)欄に示される。この出力
１により、今、WCによつてアクテイブになつて
いるフリツプ・フロツプ２３がセツトされ、その
出力Ｐも又立上る（第３図の(5)欄）。そしてこの
出力Ｐを受けて、同期引込み回路３５の一部を構
成するフリツプ・フロツプ２４の出力Ｑが立下が
る（第３図の(6)欄）。この出力Ｑは図示のとおり
クロツク1.5F・CLKに同期しており、ロード・
シフト・イネーブル信号LSEとして機能する。こ
のロード・シフト・イネーブル信号LSEは論理０
となつたとき、ロード・シフト切換ゲート
（NORゲート）２７を開成する。ここにロードと
は、６ビツトのシフトレジスタ２８に、前記シフ
トレジスタ２１内のNRZデータを符号変換して
（第１図の対応関係に従つて）、パラレルに入力す
ることをいう。又、シフトとは、シフトレジスタ
２８にロードされた符号変換後のデータ（コード
ワード）を、クロツク1.5F・CLKに同期して上
方に押し出すことをいう。なお、シフトレジスタ
２８の各ビツトC₁〜C₆は第１図のコードワード
の各ビツトC₁〜C₆に対応する。

かくして、入力データDin（NRZデータ）に対
する同期引込みが完了し、且つロード・シフト切
換ゲート２７を開成したところで、次に本来の
NRZデータの符号変換を開始する。ところがこ
の符号変換は即座に開始できない。なぜなら第１
図に示すとおり、入力のNRZデータには２ビツ
トのモードと４ビツトのモードがランダムに現わ
れるからである。そこで、２ビツトモードなのか
４ビツトモードなのかを予め識別しておかなけれ
ばならない。この識別も単純且つ迅速に行われる
のが好ましい。そこで本実施例ではシフトレジス
タ２１内の内容を見ていずれかのモードに固有の
ビツトパターンを発見することとする。再び第１
図を参照すると、NRZデータの第４および第３
ビツト（D₄D₃）に着目したとき、（00）という固
有のビツトパターンが見れる。つまり（D₄D₃）
が（00）のときは、２ビツトモードではなく４ビ
ツトモードなのである。このモード識別を行うの
がモード識別回路であり、具体的にはANDゲー
ト２９であり、シフトレジスタ２１の（D₄D₃）
が（00）、すなわち小さい○印を付した反転出力
が（11）となつたとき、４ビツトモードであつて
２ビツトモードでないことを示す出力Ｓ（第３図
の(9)欄参照）が送出される。従つて出力Ｓが論理
０のときは逆に２ビツトモードである。この出力
Ｓはさらにプリセツト回路３７に印加される。プ
リセツト回路３７は図示のとおりANDゲートと
インバータを含んでなる。プリセツトとは後述す
るカウント回路３６のカウント値を初期設定する
ことを意味する。このカウント値は前述したシフ
トレジスタ２８でのビツトシフト量を示す。この
カウント値は２ビツトモードにおいて２（＝３−
１）である。このうち（）内の３は２ビツトモ
ードに対応するコードワードのビツト数である。
又、そのカウント値は４ビツトモードにおいて５
（＝６−１）である。６の意味は、この４ビツト
モードに対応するコードワードのビツト数であ
る。これらカウント値に応じてシフトレジスタ２
８の内容を、NRZデータの２ビツトモードにお
いて、２→１→０と、コードワードの３ビツト分
を押し出し（データDoutのシリアルアウト）、
NRZデータの４ビツトモードにおいて５→４→
３→２→１→０と、コードワードの６ビツト分を
シリアルアウトする。なぜなら、コードワードは
３ビツト又は６ビツトで１つのワードをなすから
である。これら２→１→０，５→４→３→２→１
→０は第３図(8)欄で説明される（後述）。

上述のようにシフトレジスタ２８の内容を、ク
ロツク1.5F・CLKを用いてワード単位でシフト
するとき、その内容は既に、第１図の対応関係で
符号変換されていなければならない。このため、
シフトレジスタ２１内のNRZデータは、前記の
クロツクと非同期で、略瞬時的に符号変換され且
つシフトレジスタ２８内にパラレルにロードされ
なければならない。これを行うのが符号変換論理
回路３８である。本回路３８内のロジツクは第１
図の対応関係を生ずるように組まれている。この
ロジツクは、ある規則性に着目すれば比較的単純
に組むことができる。例えば、コードワードのビ
ツトC₃，C₂は常に０である。ビツトC₁はNRZデ
ータのビツトD₁と常に同じである。ビツトC₄が
１になるのは、NRZデータのビツト（D₄D₃）が
(10)のときである。ビツトC₅が１になるのは、
NRZデータのビツト（D₄D₃）が(10)のときであ
り、又はビツト（D₄D₃）が（00）で且つビツト
（D₂D₁が（11）又は（00）のときである。ビツト
C₆については、NRZデータの２ビツトモードの
とき（D₄D₃）が（10）で０、その４ビツトモー
ドのとき（D₄D₃）が（00）で（D₂D₁）が（11）
又は（00）の時０となる。この場合のビツトモー
ド判別は既述のANDゲート２９の出力Ｓを兼用
する。又、ビツトC₆の×のビツトは、その直前
のコードワードビツトを反転したものであるか
ら、シフトレジスタ２８の上方のC₆の反転出力
Ｘを回路３８内の所定のゲートにフイードバツク
する。かくの如く、シフトレジスタ２１内の
NRZデータは常時所定の符号変換がなされた後、
シフトレジスタ２８内にコードワードとしてパラ
レルロードされる。

上述のようにパラレルロードされたコードワー
ドは、３ビツトコードワード（第１図のC₆〜C₄）
か６ビツトコードワード（同図のC₆〜C₁）かに
応じて、シフトレジスタ２８よりシリアルアウト
すべきシフト量が異なる（既述）。このために、
前記カウント回路３６が有効になる。カウント回
路３６はロード・シフト切換出力LS′（Load，
Shift）を送出し、今、前記ロード・シフト・イ
ネーブル信号LSE（第３図の(6)欄）によつて開成
しているロード・シフト切換ゲート２７を通過し
てロード・シフト切換出力LSとなり、一方では、
カウント回路３６内のカウンタ２５における入力
S₁に印加され、他方では、シフトレジスタ２８の
シフト入力S₂に印加される。ここで説明を分かり
易くするために、NRZデータDinのビツト列
（１，０）が第３図の(10)欄に示す如くクロツク
1F・CLKに同期して現われ、結論として、同図
の(11)欄に示す如くクロツク1.5F・CLKに同期し
てコードワードのビツト列（１，０）が、少し遅
れて出力される場合を例にとつて述べる。先ず、
既述のスタートビツトパターンSBP₁（1110）が
Din内に現われたものとすると、第３図の(4)欄の
如くANDゲート２２の出力が立上り、同期引込
みに入る。なお、本実施例では、該SBP₁と２連
続となるスタートビツトパターンSBP₂（1110）を
付加し、いわゆる先頭フラグとして機能させる。
このSBP₂の後に本来のNRZデータ、例えば
（0010），（11）…が続く。その対応コードワード
（100000），（101）…となる。第３図の(7)欄に示す
如く、ロード・シフト・切換え出力LSがロード
（Load）とシフト（Shift）の動作を順次繰り返
す。例えばShift3ではLoad3で瞬時にロードした
NRZの４ビツトモードのデータに対応する、シ
フトレジスタ２８内の６ビツトコードワードを、
既述の如く、５→４→３→２→１→０とシフトす
る。そして次のLoad4でNRZの２ビツトモード
のデータに対応する、シフトレジスタ２８内の３
ビツトコードワード（C₆C₅C₄）を２→１→０と
シフトする。これはShift4にて行われる。前記
Load3で、NRZデータの４ビツトモードデータ
に対応するコードワードがシフトレジスタ２８内
に取り込まれていることは、既述のANDゲート
２９の出力Ｓ（論理１）によつて判別される（第
３図の(9)欄）。従つて、この出力Ｓが論理１とな
つたときには前記Shift3で６ビツトのシフトがな
されなければならない。このため、カウンタ２５
の（D₂D₁D₀）入力にはバイナリーでカウント値
５がプリセツトされなければならない。このカウ
ント値５は前記入力（D₂D₁D₀）が（101）のとき
に当る。この（101）は、前記プリセツト回路３
７のANDゲートより与えられる。このプリセツ
ト回路３７は、上記の場合、NRZデータの４ビ
ツトモードデータを入力中であるから、ANDゲ
ート２９からの出力Ｓ（論理１）を受信して、２
出力のANDゲートの一方（図示上方）より論理
１を、その他方（図中下方）より論理０を、カウ
ンタ２５の（D₂D₁D₀）に（101）として印加する
ことになる。カウンタ２５は減算カウンタを構成
しており、クロツク1.5F・CLKの到来毎に１つ
ずつ減算する。ここに５→４→３→２→…と減算
中は、カウンタ２５の（Q₂Q₁Q₀）出力を受信す
るNORゲート２６からは論理０が出力され続け
る。すなわち、ロード・シフト切換出力LS′は論
理０になつていて、ロード・シフト切換ゲート２
７からのロード・シフト切換出力LSは論理１と
なる（第３図の(7)欄における論理１のShift3）。
この論理１の切換出力LSは、シフトレジスタ２
８のシフト入力S₂に印加されてこれをシフトモー
ドにする。他方、その論理１の切換出力LSは、
カウンタ２５の入力S₁に印加されこれを減算動作
モードにする。且つ、プリセツト回路３７のイン
バータを通してその２出力ANDゲートを閉成す
る。そして、前記の減算が５→４…→１を超えて
０に至ると、前記NORゲート２６の出力（LS′）
は論理１に変化し、切換ゲート２７からのロー
ド・シフト切換出力LSは論理０となる（第３図
の(7)欄における論理０のLoad4）。これにより、
シフトレジスタ２８はシフトモードからロードモ
ードに切り換わり次のコードワードを瞬時に取り
込む。他方、プリセツト回路３７のインバータを
通して２出力ANDゲートを開成し、このロード
の時点での出力Ｓ（ANDゲート２９より）を通過
させる。この例の場合、NRZの２ビツトモード
データが入力中であり、前記出力Ｓは論理０であ
る（第３図の(7)欄におけるLoad4の下方における
同(9)欄に示す論理が０である）から、カウンタ２
５の（D₂D₁D₀）は（110）となり、バイナリーで
２のカウント値が該カウンタ２５に与えられる。
既述のとおり、カウンタ２５は減算カウンタを構
成しており、クロツク1.5F・CLKの到来ごとに
１ずつ減算する。ここに２→１→…と減算中は、
カウンタ２５の（Q₂Q₁Q₀）出力を受信するNOR
ゲート２６からは論理０が出力され続ける。すな
わち、ロード・シフト切換出力LS′は論理０にな
つていて、ロード・シフト切換ゲート２７からの
ロード・シフト切換出力LSは論理１となる（第
３図の(7)欄における論理１のShift4）。この論理
１の切換出力LSは、シフトレジスタ２８のシフ
ト入力S₂に印加されてこれをシフトモードにす
る。他方、その論理１の切換出力LSは、カウン
タ２５の入力S₁に印加されこれを減算動作モード
にする。且つ、プリセツト回路３７のインバータ
を通してその２出力ANDゲートを閉成する。そ
して、前記の減算が２→１…を超えて０に至る
と、前記NORゲート２６の出力LS′は論理１に変
化し、切換ゲート２７からのロード・シフト切換
出力LSは論理０となる（第３図の(7)欄における
論理０のLoad5）。これにより、シフトレジスタ
２８はシフトモードからロードモードに切り換わ
り次のNRZデータ入力に対応するコードワード
をロードする。上記のShift4ではシフトレジスタ
２８内のコードワード（C₆C₅C₄）がシリアルア
ウトされるだけで、コードワード（C₃C₂C₁）は
そのままシフトレジスタ２８内の（C₆C₅C₄）の
位置に止まる。然し、これは何の意味もないデー
タであり、次のNRZデータに対応するコードワ
ードをパラレルインするときに上塗りされ、消滅
する。

上述の説明は第１図に示した符号変換表に基づ
く1/7コードワードの生成回路について述べたが、
一般的に１／Ｎ（Ｎは自然数）コードワードの生
成回路についても同様に応用できる。すなわち、
例えばNRZデータのｋビツトモード、ｌビツト
モードおよびｍビツトモードを、コードワードの
Ｋビツトワード、ＬビツトワードおよびＭビツト
ワードに符号変換することもできる。この場合の
回路構成も基本的には第２図の場合と何ら変わら
ない。第４図は一般的な１／Ｎコードワードを得
る符号変換回路の一例を示すブロツク図である。。
本図中の参照番号41，42，43，44，45，46，47，
48，50，57，58を付した構成要素は、第２図中の
21，22，23，24，25，26，27，28，30，37，38を
付した構成要素とそれぞれ実質的に同一である。
異なるところは、スタートビツトパターンを検知
する部分と、カウンタ４５にプリセツトすべきカ
ウント値である。前記スタートビツトパターン
は、新たな符号変換回路４０用に設定し直す必要
がある。又、前記カウント値（第２図の場合の
「２」又は「５」）は、ｋ，ｌおよびｍビツトモー
ド毎にそれぞれ設定し直さなければならない。然
し、既述の動作原理が理解されれば、どのように
設定すべきか自ずと明らかである。かくの如く、
別の符号変換手法が与えられたとしても、NRZ
の入力データDin′からコードワード出力D′outを
得る基本プロセスは第３図の場合と同様である。

(7) 考案の効果以上詳細に説明したように本考案によれば２ビ
ツト以上のビツトモードが複数種混在するNRZ
データからコードワードへの符号変換回路が具体
的に実現され、しかも殆どゲート回路で構成され
るので、アクセス時間が不可欠なROMを利用す
る場合に比して高速動作が期待される。

【図面の簡単な説明】

第１図は２ビツトおよび４ビツトのNRZデー
タを３ビツトおよび６ビツトのコードワードに符
号変換するときの対応を示す図表、第２図は本考
案に基づく符号変換回路の一実施例を示す回路
図、第３図は第２図の符号変換回路の動作説明に
用いる要部の波形を示すタイムチヤート、第４図
は一般的な１／Ｎコードワードを得る符号変換回
路の一例を示すブロツク図である。２０，４０……符号変換回路、２１……シフト
レジスタ、２７……ロード・シフト切換ゲート、
２８……シフトレジスタ、２９……ANDゲート、
３５……同期引込み回路、３６……カウント回
路、３７……プリセツト回路、３８……符号変換
論理回路、Din……入力データ、Dout……出力デ
ータ。

Claims

【実用新案登録請求の範囲】任意のビツト列で構成される入力データを、ｍ
ビツトからｎビツトへ変換する第１の変換モード
およびm′ビツトからn′ビツトへ変換する第２の変
換モード、ただしｍ＞m′，ｎ＞n′，ｍ／ｎ＝
m′／n′、の２つの変換モードを有する所定の変換
則に従つて符号変換する符号変換回路であつて、入力データに同期した周波数Ｆの入力クロツク
に同期して、該入力データの連続するｍビツトを
逐次的に保持する入力レジスタ２１と、該入力レジスタ２１の保持されたｍビツトのデ
ータをn′ビツトのデータに符号変換するととも
に、該ｍビツトのデータが前記２つの変換モード
のうちいずれかのモードで変換すべきものである
かを示す識別信号を出力する符号変換論理回路３
８、と、該符号変換論理回路３８のn′ビツトの出力と、
前記入力レジスタ２１に保持されたデータの一部
D₁と、固定データとが供給され、ロード信号に
より該n′ビツトの出力と該データの一部D₁と、固
定データとを一括して保持するとともに、周波数
ｎ／ｍＦの出力クロツクに同期して、保持されたデータを逐次的に出力する出力レジスタ２８と、該出力クロツクに同期して動作し、前記符号変
換論理回路３８が出力する識別信号が、前記第１
の変換モードの識別を示すとき、該出力レジスタ
２８へｎ個の出力クロツクが供給された後に該ロ
ード信号を生成し、前記第２の変換モードの認識
を示すとき、該出力レジスタ２８へn′個の出力ク
ロツクが供給された後に該ロード信号を生成する
タイミング制御回路３６と、前記入力レジスタに保持されたｍビツトのデー
タから、符号変換の開始を表わすビツトパターン
を認識した後に、該タイミング制御回路３６が生
成したロード信号を有効にして前記出力レジスタ
２８へ供給する開始パターン認識回路３５とを具
備することを特徴とする符号変換回路。