JPH01245465A - アドレスマーク発生方法および回路 - Google Patents
アドレスマーク発生方法および回路Info
- Publication number
- JPH01245465A JPH01245465A JP63072544A JP7254488A JPH01245465A JP H01245465 A JPH01245465 A JP H01245465A JP 63072544 A JP63072544 A JP 63072544A JP 7254488 A JP7254488 A JP 7254488A JP H01245465 A JPH01245465 A JP H01245465A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- pattern
- circuit
- address mark
- code
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims description 18
- 238000001514 detection method Methods 0.000 claims description 39
- 238000006243 chemical reaction Methods 0.000 claims description 6
- 230000001131 transforming effect Effects 0.000 claims 1
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 7
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B5/00—Recording by magnetisation or demagnetisation of a record carrier; Reproducing by magnetic means; Record carriers therefor
- G11B5/012—Recording on, or reproducing or erasing from, magnetic disks
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B27/00—Editing; Indexing; Addressing; Timing or synchronising; Monitoring; Measuring tape travel
- G11B27/10—Indexing; Addressing; Timing or synchronising; Measuring tape travel
- G11B27/19—Indexing; Addressing; Timing or synchronising; Measuring tape travel by using information detectable on the record carrier
- G11B27/28—Indexing; Addressing; Timing or synchronising; Measuring tape travel by using information detectable on the record carrier by using information signals recorded by the same method as the main recording
- G11B27/30—Indexing; Addressing; Timing or synchronising; Measuring tape travel by using information detectable on the record carrier by using information signals recorded by the same method as the main recording on the same track as the main recording
- G11B27/3027—Indexing; Addressing; Timing or synchronising; Measuring tape travel by using information detectable on the record carrier by using information signals recorded by the same method as the main recording on the same track as the main recording used signal is digitally coded
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
- G11B20/1407—Digital recording or reproducing using self-clocking codes characterised by the use of two levels code representation depending on a single bit, i.e. where a one is always represented by a first code symbol while a zero is always represented by a second code symbol
- G11B20/1419—Digital recording or reproducing using self-clocking codes characterised by the use of two levels code representation depending on a single bit, i.e. where a one is always represented by a first code symbol while a zero is always represented by a second code symbol to or from biphase level coding, i.e. to or from codes where a one is coded as a transition from a high to a low level during the middle of a bit cell and a zero is encoded as a transition from a low to a high level during the middle of a bit cell or vice versa, e.g. split phase code, Manchester code conversion to or from biphase space or mark coding, i.e. to or from codes where there is a transition at the beginning of every bit cell and a one has no second transition and a zero has a second transition one half of a bit period later or vice versa, e.g. double frequency code, FM code
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
- G11B20/1423—Code representation depending on subsequent bits, e.g. delay modulation, double density code, Miller code
- G11B20/1426—Code representation depending on subsequent bits, e.g. delay modulation, double density code, Miller code conversion to or from block codes or representations thereof
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
【産業上の利用分野１
本発明は、記録符号として２−７ ＲＬ Ｌ Ｃ（Ｒｕ
ｎＬｅ＋＋ｇｔｈ Ｌｉｍ１ｔｅｄ Ｃｏｄｅ）を用い
た記録システム全般に係り、特に、磁気ディスクシステ
ムのアドレスマーク発生方法および回路に関する。
ｎＬｅ＋＋ｇｔｈ Ｌｉｍ１ｔｅｄ Ｃｏｄｅ）を用い
た記録システム全般に係り、特に、磁気ディスクシステ
ムのアドレスマーク発生方法および回路に関する。
［従来の技ｍ］
近年、ハードディスク装置の記録符号として２−７ＲＬ
ＬＣ（以下、単に２−７コードという）か広く使用され
始めている。この場合、セクタフォーマット方式により
アドレスマークとして２−フイリーガルパターン（２−
７コードの規則は満足するか実際には有り得ないパター
ン）が必要となる。
ＬＣ（以下、単に２−７コードという）か広く使用され
始めている。この場合、セクタフォーマット方式により
アドレスマークとして２−フイリーガルパターン（２−
７コードの規則は満足するか実際には有り得ないパター
ン）が必要となる。
従来、この２−フイリーガルパターンを発生する方法と
しては次の２通りが挙げられる。すなわち、その一方は
、予め２−フイリーガルパターンを発生する回路を独立
して設け、ある制御信号あるいは特定の入力信号パター
ンを検出した時点で、その２−フイリーガルパターン発
生回路の出力をデータ列の中に割込ませる方法である。
しては次の２通りが挙げられる。すなわち、その一方は
、予め２−フイリーガルパターンを発生する回路を独立
して設け、ある制御信号あるいは特定の入力信号パター
ンを検出した時点で、その２−フイリーガルパターン発
生回路の出力をデータ列の中に割込ませる方法である。
他方は、ある特定の入カバターンを検出し、そのパター
ンのエンコード結果を変形して２−フイリーガルパター
ンを生成する方法である。
ンのエンコード結果を変形して２−フイリーガルパター
ンを生成する方法である。
前者の方法は、必要なパターンを任意の位置で発生させ
ることができるため、前後のセクタフィールドに合せた
無駄のないパターン構成か可能となる反面、専用のパタ
ーン発生回路を設ける必要がある点、およびデータ列と
専用パターンとのつなぎ目に精度が要求される点等で不
利である。
ることができるため、前後のセクタフィールドに合せた
無駄のないパターン構成か可能となる反面、専用のパタ
ーン発生回路を設ける必要がある点、およびデータ列と
専用パターンとのつなぎ目に精度が要求される点等で不
利である。
その点、後者の方法は、回路的にはエンコーダ回路の拡
張で済み、またデータ列そのものを使って専用パターン
を生成するため、上記前者のような問題は生じにくい、
後者の例としては、データ“５ＥＡＸ” （１Ｂ進表示
：ここで、′Ｘ”は任意の４ビツトデータを表わす）と
いうＮＲＺ（Ｎｏｎ−Ｒｅｔｕｒｎ ｔｏ Ｚｅｒｏ）
入力信号から２−フイリーガルパターンを生成してアド
レスマークとするものかある。この場合、ＮＲＺ信号の
５ＥＡＸ’”を２−７コードに変換したデータ列の中の
ビット” ｌ ”を１か所“θ″に置換することて２−
フイリーガルパターンが生成される。
張で済み、またデータ列そのものを使って専用パターン
を生成するため、上記前者のような問題は生じにくい、
後者の例としては、データ“５ＥＡＸ” （１Ｂ進表示
：ここで、′Ｘ”は任意の４ビツトデータを表わす）と
いうＮＲＺ（Ｎｏｎ−Ｒｅｔｕｒｎ ｔｏ Ｚｅｒｏ）
入力信号から２−フイリーガルパターンを生成してアド
レスマークとするものかある。この場合、ＮＲＺ信号の
５ＥＡＸ’”を２−７コードに変換したデータ列の中の
ビット” ｌ ”を１か所“θ″に置換することて２−
フイリーガルパターンが生成される。
【発明か解決しようとする課題ｌ
しかしながら、前記後者の従来技術においても、アドレ
スマークとして２−フイリーガルパターンを生成するた
めに“５ＥＡ”という１．５バイトのＮＲＺ信号を検°
出しなければならず、検出するまでに時間かかかるのみ
ならず１回路規模が増大する。また、アドレスマークの
前にシンクパターンとして４Ｔ信号（２進数で“１００
０°°）を用いた場合はシンクパターンとアドレスマー
クとの間に６ビツトの不要なパターンが書き込まれ、そ
の分アドレスマークの書き込まれる位ｄが後方にずれて
しまう、そのため、アドレスマークを読出す際のアドレ
スマーク検出信号の出力も遅延し、ハードディスクコン
トローラに対して不具合が生じるおそれがある。
スマークとして２−フイリーガルパターンを生成するた
めに“５ＥＡ”という１．５バイトのＮＲＺ信号を検°
出しなければならず、検出するまでに時間かかかるのみ
ならず１回路規模が増大する。また、アドレスマークの
前にシンクパターンとして４Ｔ信号（２進数で“１００
０°°）を用いた場合はシンクパターンとアドレスマー
クとの間に６ビツトの不要なパターンが書き込まれ、そ
の分アドレスマークの書き込まれる位ｄが後方にずれて
しまう、そのため、アドレスマークを読出す際のアドレ
スマーク検出信号の出力も遅延し、ハードディスクコン
トローラに対して不具合が生じるおそれがある。
本発明の目的は、不要なパターンを減らしてアドレスマ
ークの検出信号の迅速な出力を可能にし、かつ最小の回
路規模でこれを実現するアドレスマーク発生方法および
装置を提供することにある。
ークの検出信号の迅速な出力を可能にし、かつ最小の回
路規模でこれを実現するアドレスマーク発生方法および
装置を提供することにある。
［課題を解決するための手段］
上記目的を達成するために、本発明によるアドレスマー
ク発生方法は、記録符号として２−７ＲＬＬコードを用
いたデータ記録システムにおいてアドレスマークとして
２−フイリーガルパターンを発生する方法てあって、Ｎ
ＲＺ信号の１バイトデータ“８Ｂ”“から２−フイリー
ガルパターンを生成することを特徴とするものである。
ク発生方法は、記録符号として２−７ＲＬＬコードを用
いたデータ記録システムにおいてアドレスマークとして
２−フイリーガルパターンを発生する方法てあって、Ｎ
ＲＺ信号の１バイトデータ“８Ｂ”“から２−フイリー
ガルパターンを生成することを特徴とするものである。
また本発明によるアドレスマーク発生回路は。
記録符号として２−７ＲＬＬコードを用いたデータ記録
システムにおいてアドレスマークとして２−フイリーガ
ルパターンを発生する回路であって、ＮＲＺ信号の１バ
イトデータ“８Ｂ”を検出する検出手段と、前記ＮＲＺ
信号の１バイトデータ“８Ｂ”を２−７ＲＬＬコードに
変換する変換手段と、前記検出手段の出力に従って、前
記ＮＲＺ信号の１バイトデータ“８Ｂ”に対応する２−
７ＲＬＬコードを前記２−フイリーガルパターンに変形
する制御手段とを備えることを特徴とするものである。
システムにおいてアドレスマークとして２−フイリーガ
ルパターンを発生する回路であって、ＮＲＺ信号の１バ
イトデータ“８Ｂ”を検出する検出手段と、前記ＮＲＺ
信号の１バイトデータ“８Ｂ”を２−７ＲＬＬコードに
変換する変換手段と、前記検出手段の出力に従って、前
記ＮＲＺ信号の１バイトデータ“８Ｂ”に対応する２−
７ＲＬＬコードを前記２−フイリーガルパターンに変形
する制御手段とを備えることを特徴とするものである。
〔作用１
本発明のアドレス発生方法は、記録符号として２−７コ
ードを用いたデータ記録システムにおいてアドレスマー
クとして２−フイリーガルパターンを発生する方法とし
て、データ列そのものを使ってイリーガルパターンを生
成する方法を採用し、その際、そのデータ列として従来
よりデータビット数が少なく、かつ２−フイリーガルパ
ターンへの変形に適したものとしてＮＲＺ信号の１バイ
トデータ“８Ｂ゛°を選択したものである。
ードを用いたデータ記録システムにおいてアドレスマー
クとして２−フイリーガルパターンを発生する方法とし
て、データ列そのものを使ってイリーガルパターンを生
成する方法を採用し、その際、そのデータ列として従来
よりデータビット数が少なく、かつ２−フイリーガルパ
ターンへの変形に適したものとしてＮＲＺ信号の１バイ
トデータ“８Ｂ゛°を選択したものである。
この方法を実現するためのアドレスマーク発生回路にお
いて、前記検出手段は、ＮＲＺ信号列の中から“８Ｂ”
パターンを検出し、その検出時点て“８Ｂ”パターン検
出信号を出力する。前記変換手段は、例えば、エンコー
ダてあり、前記ＮＲ２信号の１バイトデータ“８Ｂ”を
他のＮＲＺ信号と同様に２−７コードに変換する。前記
制御手段は、前記検出手段の出力に従って、前記ＮＲＺ
信号の１バイトデータ“８Ｂ゛に対応する２−７ＲＬＬ
コードを前記２−フイリーガルパターンに変形する。具
体的には、２−７コードの特定ビット変換用の制御信号
を出力し、この制御信号を前記エンコーダ結果に作用さ
せて目的の２−フイリーガルパターンを得る。
いて、前記検出手段は、ＮＲＺ信号列の中から“８Ｂ”
パターンを検出し、その検出時点て“８Ｂ”パターン検
出信号を出力する。前記変換手段は、例えば、エンコー
ダてあり、前記ＮＲ２信号の１バイトデータ“８Ｂ”を
他のＮＲＺ信号と同様に２−７コードに変換する。前記
制御手段は、前記検出手段の出力に従って、前記ＮＲＺ
信号の１バイトデータ“８Ｂ゛に対応する２−７ＲＬＬ
コードを前記２−フイリーガルパターンに変形する。具
体的には、２−７コードの特定ビット変換用の制御信号
を出力し、この制御信号を前記エンコーダ結果に作用さ
せて目的の２−フイリーガルパターンを得る。
２−フイリーガルパターンをこのような構成で発生させ
てアドレスマークとして利用することにより、最小の回
路規模でアドレスマーク発生回路を実現することかでき
る。
てアドレスマークとして利用することにより、最小の回
路規模でアドレスマーク発生回路を実現することかでき
る。
１実施例］
以下、図面を参照して本発明の一実施例を説明する。
第１図は２−フイリーガルパターン発生回路を有する２
−７エンコーダの全体構成をブロック図て表わしたもの
であり、ＮＲＺの入力信号を一時蓄えるエンコードシフ
トレジスタｌ、ＮＲＺ信号を２−７コードに変換するエ
ンコータ２．前記エンコードシフトレジスタｌの内容か
ら８Ｂ”パターンを検出し、“８Ｂ”パターン検出信号
を出力する“８Ｂ”パターン検出回路３．２−フイリー
ガルパターンを生成するための制御信号を発生する２−
フイリーガルパターン発生制御回路４から成る。
−７エンコーダの全体構成をブロック図て表わしたもの
であり、ＮＲＺの入力信号を一時蓄えるエンコードシフ
トレジスタｌ、ＮＲＺ信号を２−７コードに変換するエ
ンコータ２．前記エンコードシフトレジスタｌの内容か
ら８Ｂ”パターンを検出し、“８Ｂ”パターン検出信号
を出力する“８Ｂ”パターン検出回路３．２−フイリー
ガルパターンを生成するための制御信号を発生する２−
フイリーガルパターン発生制御回路４から成る。
実際の動作を第２図、第３図および第４図で説明すると
、ディスクコントローラから送られたＮＲＺ信号５は、
このＮＲＺ信号５に同期したクロックの第２クロツク８
で前記エンコードシフトレジスタ１へシリアルに取り込
まれる。このエンコードシフトレジスタｌは、第２図に
示すように１１段のフリップフロップ（ＦＦ）から成る
か、このうちφ″段の６段（ＦＦ３〜ＦＦ６）は、エン
コーダ２に必要なシリアルデータを有し、“８Ｂ”パタ
ーン検出回路３で必要なデータと共用している。そのた
めこの部分には、第２クロツク８と周期が同じで位相が
π異なる第１クロツク７でラッチされるフリップフロッ
プか含まれている。
、ディスクコントローラから送られたＮＲＺ信号５は、
このＮＲＺ信号５に同期したクロックの第２クロツク８
で前記エンコードシフトレジスタ１へシリアルに取り込
まれる。このエンコードシフトレジスタｌは、第２図に
示すように１１段のフリップフロップ（ＦＦ）から成る
か、このうちφ″段の６段（ＦＦ３〜ＦＦ６）は、エン
コーダ２に必要なシリアルデータを有し、“８Ｂ”パタ
ーン検出回路３で必要なデータと共用している。そのた
めこの部分には、第２クロツク８と周期が同じで位相が
π異なる第１クロツク７でラッチされるフリップフロッ
プか含まれている。
“８Ｂ″パタ一ン検出回路３は、エンコードシフトレジ
スタｌに蓄えられるＮＲＺ信号５の８ビツト分を常に参
照し、その８ビツトのデータか“１０００１０１１”
（“８Ｂ″）となると“８Ｂ″パタ一ン検出信号（Ｄ
ｅｔｅｃｔ） ９をＮＲＺ信号１ビット分の長さ出力す
る。
スタｌに蓄えられるＮＲＺ信号５の８ビツト分を常に参
照し、その８ビツトのデータか“１０００１０１１”
（“８Ｂ″）となると“８Ｂ″パタ一ン検出信号（Ｄ
ｅｔｅｃｔ） ９をＮＲＺ信号１ビット分の長さ出力す
る。
２−フイリーガルパターン発生制御回路４は、゛８Ｂ′
８Ｂ″パタ一ン検出信受けて、２−フイリーガルパター
ン生成のための制御信号であるビット消去信号（１ｌｅ
ｓｅｔ） １２を発生する回路であり、第３図に示すよ
うに、エンコーダ２の一部１３と協動して、２−フイリ
ーガルパターンを発生する。第３図の回路のタイミンク
チャートを第４図に示す。
８Ｂ″パタ一ン検出信受けて、２−フイリーガルパター
ン生成のための制御信号であるビット消去信号（１ｌｅ
ｓｅｔ） １２を発生する回路であり、第３図に示すよ
うに、エンコーダ２の一部１３と協動して、２−フイリ
ーガルパターンを発生する。第３図の回路のタイミンク
チャートを第４図に示す。
第３図において、前記“８Ｂ”パターン検出信号９は、
第１クロツク７でフリップフロップ（ＦＦｉｌ）にラッ
チされ、続いて第２クロツク８で次段のフリップフロッ
プ（ＦＦ１２）にラッチされる。この２段のフリップフ
ロップ（ＦＦＩＩおよびＦＦ１２）のＱ出力のＮＯＲを
取ることにより、ピッｌ−消去信号１２を生成している
。そのタイミングは第４図に示すようになっており、エ
ンコーダの内部信号（２−７コード）１４の中の不要ビ
ット１６に対して前後１ビットずつの余裕を持たせてビ
ット消去信号１２が出力する。
第１クロツク７でフリップフロップ（ＦＦｉｌ）にラッ
チされ、続いて第２クロツク８で次段のフリップフロッ
プ（ＦＦ１２）にラッチされる。この２段のフリップフ
ロップ（ＦＦＩＩおよびＦＦ１２）のＱ出力のＮＯＲを
取ることにより、ピッｌ−消去信号１２を生成している
。そのタイミングは第４図に示すようになっており、エ
ンコーダの内部信号（２−７コード）１４の中の不要ビ
ット１６に対して前後１ビットずつの余裕を持たせてビ
ット消去信号１２が出力する。
第３図中最下段のフリップフロップ（ＦＦ１３）は、２
−フイリーガルパターン発生制御回路４の動作を制御す
るためのものであり、制御信号としてライトゲート（Ｗ
ｒｉｔｅ Ｇａｔｅ）信号ｌＯか入力される。このライ
トゲート信号１０が“Ｌ”の時は、２−フイリーガルパ
ターン発生制御回路４はリセット状態にあり、ビット消
去信号１２は出力されない、ライトゲート信号ｌＯか“
■−”から“Ｈ”になると、リセット状態は解除され、
ビット消去信号１２は出力待ちの状態になる。
−フイリーガルパターン発生制御回路４の動作を制御す
るためのものであり、制御信号としてライトゲート（Ｗ
ｒｉｔｅ Ｇａｔｅ）信号ｌＯか入力される。このライ
トゲート信号１０が“Ｌ”の時は、２−フイリーガルパ
ターン発生制御回路４はリセット状態にあり、ビット消
去信号１２は出力されない、ライトゲート信号ｌＯか“
■−”から“Ｈ”になると、リセット状態は解除され、
ビット消去信号１２は出力待ちの状態になる。
“８Ｂ”パターン検出回路３から“８Ｂ″パタ一ン検出
信号９か送られると、２−フイリーガルパターン発生制
御回路４はビット消去信号１２を出力するとともに、そ
の立上り縁で内部のフリップフロウプ（ＦＦ１３）をセ
ットする。これによりアドレスマーク発生制御回路４は
再びリセット状態になり、ビット消去信号１２は出力し
なくなる。ライトゲート信号１０の立上りが再び検出さ
れるまでこの状態は維持される。
信号９か送られると、２−フイリーガルパターン発生制
御回路４はビット消去信号１２を出力するとともに、そ
の立上り縁で内部のフリップフロウプ（ＦＦ１３）をセ
ットする。これによりアドレスマーク発生制御回路４は
再びリセット状態になり、ビット消去信号１２は出力し
なくなる。ライトゲート信号１０の立上りが再び検出さ
れるまでこの状態は維持される。
切換信号（５ｅｌｅｃｔ） ｌ １も２−フイリーガル
パターン発生制御回路４を制御する信号であり、この切
換信号１１が“Ｈ”になると２−フイリーガルパターン
発生制御回路４は動作しなくなる。
パターン発生制御回路４を制御する信号であり、この切
換信号１１が“Ｈ”になると２−フイリーガルパターン
発生制御回路４は動作しなくなる。
ビット消去信号１２は、エンコーダ２に入力され、エン
コーダ回路の一部１３でエンコーダの内部信号（２−７
コード）１４と合成され、不要ビット１６を消去し、ア
ドレスマーク（２−フイリーガルパターン）１５を生成
して出力する。
コーダ回路の一部１３でエンコーダの内部信号（２−７
コード）１４と合成され、不要ビット１６を消去し、ア
ドレスマーク（２−フイリーガルパターン）１５を生成
して出力する。
第５図にＮＲＺ信号５の“８Ｂ″が、アドレスマーク１
５に変換される様子を示す。
５に変換される様子を示す。
ＮＲＺ信号５の“８Ｂ” （１０００１０１１）は、
エンコーダ２で２−７コードに変換すると“０１０００
０１００１００１０００″となる。
エンコーダ２で２−７コードに変換すると“０１０００
０１００１００１０００″となる。
これに対して、“８Ｂ″パタ一ン検出信号９およびビッ
ト消去信号１２か第５図のようなタイミンつて発生する
ため、前から７番目の不要ビット１６が消去され、目的
となるアドレスマーク（２−フイリーガルパターン）１
５が生成される。
ト消去信号１２か第５図のようなタイミンつて発生する
ため、前から７番目の不要ビット１６が消去され、目的
となるアドレスマーク（２−フイリーガルパターン）１
５が生成される。
なお第５図におけるＮＲＺ信号５とエンコータ内部の信
号（２−７コード）１４は、変換の対応を示したもので
、実際にはエンコード時間に相当する遅れ時間を要する
ため１時間的に一致しないが、エンコーダの内部信号（
２−７コード）１４以下の信号（１４，９，１２，１５
）については、タイミングチャートである。
号（２−７コード）１４は、変換の対応を示したもので
、実際にはエンコード時間に相当する遅れ時間を要する
ため１時間的に一致しないが、エンコーダの内部信号（
２−７コード）１４以下の信号（１４，９，１２，１５
）については、タイミングチャートである。
このような構成で前記アドレスマーク（２−フイリーガ
ルパターン）１５を生成することにより、前記エンコー
タ２との回路の共通化等から、最小の回路規模で目的の
回路を実現することかできる。
ルパターン）１５を生成することにより、前記エンコー
タ２との回路の共通化等から、最小の回路規模で目的の
回路を実現することかできる。
次に、第６図、第７図、第８図及び第９図により本発明
のアドレスマーク発生回路に適したアドレスマーク（２
−フイリーガルパターン）検出回路の具体例を説明する
。
のアドレスマーク発生回路に適したアドレスマーク（２
−フイリーガルパターン）検出回路の具体例を説明する
。
第６図はアドレスマーク検出回路１６の構成をブロック
図で表わしたものであり、読出された２−７コードリー
トデータ２２を一時蓄えるデコードシフトレジスタ１７
、このデコードシフトレジスタ１７の内容から２−フイ
リーガルパターンを検出するイリーガルパターン検出回
路１８、このイリーガルパターン検出回路１８の出力を
もとにアドレスマーク検出（ＡＭＦ）信号２１を発生す
るＡＭＦ信号発生回路１９から成る。なお前記デコード
シフトレジスタ１７は、２−７コードリードデータ２２
をＮＲＺリードデータ２３に変更するデコーダ回路２０
と共用している。
図で表わしたものであり、読出された２−７コードリー
トデータ２２を一時蓄えるデコードシフトレジスタ１７
、このデコードシフトレジスタ１７の内容から２−フイ
リーガルパターンを検出するイリーガルパターン検出回
路１８、このイリーガルパターン検出回路１８の出力を
もとにアドレスマーク検出（ＡＭＦ）信号２１を発生す
るＡＭＦ信号発生回路１９から成る。なお前記デコード
シフトレジスタ１７は、２−７コードリードデータ２２
をＮＲＺリードデータ２３に変更するデコーダ回路２０
と共用している。
第７図は前記デコードシフトレジスタ１７とイリーガル
パターン検出回路１８の内部回路を表わしたものであり
、読出された２−７コードリードデータ２２は、内部第
３クロツク２４により、ＦＦ１ｌからＦＦ２２に向かっ
てシリアルに取込まれる。ＦＦＩＩからＦＦ２２の内部
状態か“１００１０００００００１ ”となるとイリー
ガルパターン検出回路１８は、２−７コード１ビツトに
相当するパルスをイリーガルパターン検出信号２・５と
して出力する。
パターン検出回路１８の内部回路を表わしたものであり
、読出された２−７コードリードデータ２２は、内部第
３クロツク２４により、ＦＦ１ｌからＦＦ２２に向かっ
てシリアルに取込まれる。ＦＦＩＩからＦＦ２２の内部
状態か“１００１０００００００１ ”となるとイリー
ガルパターン検出回路１８は、２−７コード１ビツトに
相当するパルスをイリーガルパターン検出信号２・５と
して出力する。
第８図はＡＭＦ信号発生回路１９の内部回路を、第９図
はＡＭＦ信号発生回路１９のタイミングチャートを示し
たものである。
はＡＭＦ信号発生回路１９のタイミングチャートを示し
たものである。
第８図において、ＡＭＦ信号発生回路１９は、ＦＦ２３
．ＦＦ２４，１ビツトカウンタＣ１゜Ｃ２を主要構成要
素としている。
．ＦＦ２４，１ビツトカウンタＣ１゜Ｃ２を主要構成要
素としている。
その動作を説明すると、読出し動作の制御を行なうリー
ドゲート（Ｒｅａｄ Ｇａｔｅ）信号２７かアクティブ
（“Ｈ″）になり、イリーガルパターン検出信号２５か
出力されると、イリーガルパターン検出信号２５は、内
部第３クロツク２４と周期か同じで位相の反転した内部
第４クロツク２６てＦＦ２３にラッチされる。ＦＦ２３
の出力はゲート２段を通してＡＭＦ信号２１を“Ｈ”に
するとともにＦＦ２４を動作させ、ＦＦ２４の出力は１
ビットカウンタＣ１，Ｃ２を動作させる。内部第３クロ
ツク２４によるカウントアツプか終り。
ドゲート（Ｒｅａｄ Ｇａｔｅ）信号２７かアクティブ
（“Ｈ″）になり、イリーガルパターン検出信号２５か
出力されると、イリーガルパターン検出信号２５は、内
部第３クロツク２４と周期か同じで位相の反転した内部
第４クロツク２６てＦＦ２３にラッチされる。ＦＦ２３
の出力はゲート２段を通してＡＭＦ信号２１を“Ｈ”に
するとともにＦＦ２４を動作させ、ＦＦ２４の出力は１
ビットカウンタＣ１，Ｃ２を動作させる。内部第３クロ
ツク２４によるカウントアツプか終り。
Ｃ２の出力（Ｑ）か“Ｌ”になると、ＦＦ２３およびＦ
Ｆ２４はリセットされて、ＡＭＦ信号２１は“Ｌ″にな
る。再びリートゲート２７か“Ｌ”から°゛Ｈ″になる
までこのリセット状態は続く。
Ｆ２４はリセットされて、ＡＭＦ信号２１は“Ｌ″にな
る。再びリートゲート２７か“Ｌ”から°゛Ｈ″になる
までこのリセット状態は続く。
この一連の動作のタイミングチャートは第９図に示す通
りである。
りである。
このような構成でアドレスマーク検出回路を実現すれば
、前記アドレスマーク発生回路で生成した２−フイリー
ガルパターンを読出してアドレスマークを検出すること
ができる。
、前記アドレスマーク発生回路で生成した２−フイリー
ガルパターンを読出してアドレスマークを検出すること
ができる。
［発明の効果ｊ
本発明によれば、ＮＲＺ信号の“８Ｂ″パターンを検出
し、“８Ｂ”のエンコード結果のビット“１”を１ケ所
ビツト“０″に変換し、２−フイリーガルパターンを生
成するので、少ない回路規模で、不要なパターンを減ら
し、早期にアドレスマーク検出信号の出力を可能とする
アドレスマークを書込むことかできる。
し、“８Ｂ”のエンコード結果のビット“１”を１ケ所
ビツト“０″に変換し、２−フイリーガルパターンを生
成するので、少ない回路規模で、不要なパターンを減ら
し、早期にアドレスマーク検出信号の出力を可能とする
アドレスマークを書込むことかできる。
第１図は本発明によるアドレスマーク発生回路を含む２
−７エンコーダの全体構成を示すブロック図、第２図は
第１図のエンコードシフトレジスタおよび“８Ｂ”パタ
ーン検出回路の具体例を示す回路図、第３図は本発明の
２−フイリーガルパターン発生回路の具体例を示す回路
図、第４図は第３図の２−フイリーガルパターン発生回
路のタイミングチャート、第５図は“８Ｂ″パターンか
らアドレスマークを発生するまでの信号の変化とタイミ
ンクチャート、第６図はアドレスマーク検出回路の一例
のブロック図、第７図および第８図は第６図の要部の具
体的な回路図、第９図は第８図の回路のタイミングチャ
ートである。 ■・・・エンコードシフトレジスタ ２・・・エンコーダ（変換手段） ３・・・“８Ｂ″パタ一ン検出回路（検出手段）４・・
・２−フイリーガルパターン発生制御回路（制御手段） ５・・・ＮＲＺ入力信号 ６・・・２−７コ一ド出力信号 ７・・・内部第１クロツク ８・・・内部第２クロツク ９・・・“８Ｂ”パターン検出信号 ｌＯ・・・ライトゲート信号 １１・・・切換信号 １２・・・ビット消去信号 （アドレスマーク生成信号） １３・・・エンコーダ回路の一部 １４・・・エンコーダの内部信号（２−７コード）１５
・・・アドレスマーク出力信号 １６・・・不要ビット １７・・・デコードシフトレジスタ １８・・・イリーガルパターン検出＠路１９・・−ＡＭ
Ｆ信号発生回路 ２０・・・デコーダ ２１・・・ＡＭＦ信号 ２２・・・２−７コードリードデータ ２３・・・ＮＲＺリートデ〜り ２４・・・第３クロツク ２５・・・イリーガルパターン検出信号２６・・・第４
クロツク ２７・・・リードゲート 出願人 株式会社 日 立製作所 日立マイクロコンピュータ エンジニアリング株式会社 代理人 弁理士 富 １）和 子 第１図 第２区 第３図 ｌ 第４図 アトしスンー７１５−−−−−−−−−−−−一一一一
一−−−−−−−−第６図 第７図 ？４１
−７エンコーダの全体構成を示すブロック図、第２図は
第１図のエンコードシフトレジスタおよび“８Ｂ”パタ
ーン検出回路の具体例を示す回路図、第３図は本発明の
２−フイリーガルパターン発生回路の具体例を示す回路
図、第４図は第３図の２−フイリーガルパターン発生回
路のタイミングチャート、第５図は“８Ｂ″パターンか
らアドレスマークを発生するまでの信号の変化とタイミ
ンクチャート、第６図はアドレスマーク検出回路の一例
のブロック図、第７図および第８図は第６図の要部の具
体的な回路図、第９図は第８図の回路のタイミングチャ
ートである。 ■・・・エンコードシフトレジスタ ２・・・エンコーダ（変換手段） ３・・・“８Ｂ″パタ一ン検出回路（検出手段）４・・
・２−フイリーガルパターン発生制御回路（制御手段） ５・・・ＮＲＺ入力信号 ６・・・２−７コ一ド出力信号 ７・・・内部第１クロツク ８・・・内部第２クロツク ９・・・“８Ｂ”パターン検出信号 ｌＯ・・・ライトゲート信号 １１・・・切換信号 １２・・・ビット消去信号 （アドレスマーク生成信号） １３・・・エンコーダ回路の一部 １４・・・エンコーダの内部信号（２−７コード）１５
・・・アドレスマーク出力信号 １６・・・不要ビット １７・・・デコードシフトレジスタ １８・・・イリーガルパターン検出＠路１９・・−ＡＭ
Ｆ信号発生回路 ２０・・・デコーダ ２１・・・ＡＭＦ信号 ２２・・・２−７コードリードデータ ２３・・・ＮＲＺリートデ〜り ２４・・・第３クロツク ２５・・・イリーガルパターン検出信号２６・・・第４
クロツク ２７・・・リードゲート 出願人 株式会社 日 立製作所 日立マイクロコンピュータ エンジニアリング株式会社 代理人 弁理士 富 １）和 子 第１図 第２区 第３図 ｌ 第４図 アトしスンー７１５−−−−−−−−−−−−一一一一
一−−−−−−−−第６図 第７図 ？４１
Claims (1)
- 【特許請求の範囲】 １、記録符号として２−７ＲＬＬコードを用いたデータ
記録システムにおいてアドレスマークとして２−７イリ
ーガルパターンを発生する方法であって、ＮＲＺ信号の
１バイトデータ“８Ｂ”から２−７イリーガルパターン
を生成することを特徴とするアドレスマーク発生方法。 ２、記録符号として２−７ＲＬＬコードを用いたデータ
記録システムにおいてアドレスマークとして２−７イリ
ーガルパターンを発生する回路であって、ＮＲＺ信号の
１バイトデータ“８Ｂ”を検出する検出手段と、前記Ｎ
ＲＺ信号の１バイトデータ“８Ｂ”を２−７ＲＬＬコー
ドに変換する変換手段と、前記検出手段の出力に従って
、前記ＮＲＺ信号の１バイトデータ“８Ｂ”に対応する
２−７ＲＬＬコードを前記２−７イリーガルパターンに
変形する制御手段とを備えることを特徴とするアドレス
マーク発生回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63072544A JP2713574B2 (ja) | 1988-03-26 | 1988-03-26 | アドレスマーク発生方法および回路 |
| KR1019890003208A KR920002576B1 (ko) | 1988-03-26 | 1989-03-15 | 데이타 기록시스템에서의 어드레스 마크발생방법 및 그 장치 |
| US07/327,757 US5062011A (en) | 1988-03-26 | 1989-03-23 | Address mark generating method and its circuit in a data memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63072544A JP2713574B2 (ja) | 1988-03-26 | 1988-03-26 | アドレスマーク発生方法および回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01245465A true JPH01245465A (ja) | 1989-09-29 |
| JP2713574B2 JP2713574B2 (ja) | 1998-02-16 |
Family
ID=13492406
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63072544A Expired - Lifetime JP2713574B2 (ja) | 1988-03-26 | 1988-03-26 | アドレスマーク発生方法および回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5062011A (ja) |
| JP (1) | JP2713574B2 (ja) |
| KR (1) | KR920002576B1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5420730A (en) * | 1990-08-17 | 1995-05-30 | Moon; Ronald R. | Servo data recovery circuit for disk drive having digital embedded sector servo |
| US5243471A (en) * | 1991-01-10 | 1993-09-07 | Hewlett-Packard Company | Method and apparatus for detecting a start of data position in differing tracks |
| JP3428039B2 (ja) * | 1992-06-30 | 2003-07-22 | ソニー株式会社 | 同期信号検出器、同期信号検出方法及び復号化装置 |
| JP3395210B2 (ja) * | 1992-06-30 | 2003-04-07 | ソニー株式会社 | 同期信号検出器及び同期信号検出方法 |
| US5424881A (en) * | 1993-02-01 | 1995-06-13 | Cirrus Logic, Inc. | Synchronous read channel |
| JP3127655B2 (ja) * | 1993-03-22 | 2001-01-29 | ソニー株式会社 | 変調装置及び復調装置 |
| EP0644544B1 (en) * | 1993-09-21 | 1999-11-17 | STMicroelectronics S.r.l. | High-frequency pipelined RLL decoder |
| DE69330957T2 (de) * | 1993-11-10 | 2002-04-04 | St Microelectronics Srl | Programmierbarer RLL/NRZ-Dekoder für Einzel-/Doppel-Ausgangsdatenströme |
| US5892496A (en) * | 1995-12-21 | 1999-04-06 | Advanced Micro Devices, Inc. | Method and apparatus for displaying grayscale data on a monochrome graphic display |
| KR100383640B1 (ko) * | 1996-05-08 | 2003-07-18 | 삼성전자주식회사 | 자기디스크 드라이브에서 피크 쉬프트 및 진폭 저하를최소화하기위한방법 |
| US7142134B2 (en) * | 2005-02-01 | 2006-11-28 | Hitachi Global Storage Technologies Netherlands B.V. | Techniques for generating modulation codes using running substitutions |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6423463A (en) * | 1987-07-20 | 1989-01-26 | Tokico Ltd | Magnetic disk device |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3471830A (en) * | 1964-04-01 | 1969-10-07 | Bell Telephone Labor Inc | Error control system |
| US3689899A (en) * | 1971-06-07 | 1972-09-05 | Ibm | Run-length-limited variable-length coding with error propagation limitation |
| US4697167A (en) * | 1983-09-19 | 1987-09-29 | Storage Technology Corporation | Sync pattern encoding system for data sectors written on a storage medium |
| US4819153A (en) * | 1985-06-05 | 1989-04-04 | Plus Development Corporation | Microprocessor controlled rigid disk file subsystem |
| US4757406A (en) * | 1985-09-13 | 1988-07-12 | Rodime Plc | High capacity disk drive |
| JPS62121967A (ja) * | 1985-11-22 | 1987-06-03 | Hitachi Ltd | 磁気記憶装置 |
| US4752841A (en) * | 1986-12-19 | 1988-06-21 | Eastman Kodak Company | Address mark encoding for a record storage medium |
-
1988
- 1988-03-26 JP JP63072544A patent/JP2713574B2/ja not_active Expired - Lifetime
-
1989
- 1989-03-15 KR KR1019890003208A patent/KR920002576B1/ko not_active IP Right Cessation
- 1989-03-23 US US07/327,757 patent/US5062011A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6423463A (en) * | 1987-07-20 | 1989-01-26 | Tokico Ltd | Magnetic disk device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR920002576B1 (ko) | 1992-03-30 |
| KR890015198A (ko) | 1989-10-28 |
| JP2713574B2 (ja) | 1998-02-16 |
| US5062011A (en) | 1991-10-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4146909A (en) | Sync pattern encoding system for run-length limited codes | |
| US6097320A (en) | Encoder/decoder system with suppressed error propagation | |
| US5451943A (en) | Data recording method and data recording apparatus using a digital sum value of a coded signal | |
| JPH01245465A (ja) | アドレスマーク発生方法および回路 | |
| US5604497A (en) | Apparatus and method for increasing density of run length limited block codes without increasing error propagation | |
| US4885645A (en) | Write compensator for magnetic disk apparatus | |
| US4453157A (en) | Bi-phase space code data signal reproducing circuit | |
| US4951049A (en) | Self clocking binary information encoder | |
| US5642113A (en) | Methods and devices for converting a sequence of m-bit information words to a modulated signal and including that signal on a record carrier, devices for decoding that signal and reading it from a record carrier, and that signal | |
| US5557481A (en) | NRZ to RLL encoder circuit in disk drive read/write channel | |
| JPS5843934B2 (ja) | シンゴウヘンカンソウチ | |
| JP3339336B2 (ja) | Ｄｓｖ制御方法及びその装置 | |
| US5708536A (en) | RLL to NRZ decoder circuit in disk drive read/write channel | |
| US5930216A (en) | Clock combining circuit | |
| JP2000149436A (ja) | ディジタル情報再生装置および再生方法 | |
| EP0920008A2 (en) | Magnetic recording encoder system for A(1,7) channel having a 2/3 coding rate | |
| US6553088B1 (en) | Digital delay phase locked loop | |
| JP3368914B2 (ja) | クロック回路及びこれを用いた磁気ディスク装置 | |
| JP2004531013A (ja) | 多重位相クロックの高速ゼロ位相再始動 | |
| JP2606194B2 (ja) | デジタル信号の伝送装置 | |
| JP2597732B2 (ja) | データ記録装置のアドレス・マーク書込み制御方式 | |
| KR100370279B1 (ko) | 디지털데이터위상검출기 | |
| JP3088785B2 (ja) | 可変長符号の復号装置 | |
| JPH0432823Y2 (ja) | ||
| JP3038872B2 (ja) | 変復調装置 |