KR920002576B1

KR920002576B1 - 데이타 기록시스템에서의 어드레스 마크발생방법 및 그 장치

Info

Publication number: KR920002576B1
Application number: KR1019890003208A
Authority: KR
Inventors: 겐이찌 하세; 쇼이찌 미야자와; 류따로 호리따; 신이찌 고지마; 아끼라 우라가미; 다까시 와따나베; 요시노리 요시노
Original assignee: 가부시끼가이샤 히다찌세이사꾸쇼; 미다 가쓰시게; 히다찌마이크로컴퓨터엔지니어링 가부시끼가이샤; 가모시따 겐이찌
Priority date: 1988-03-26
Filing date: 1989-03-15
Publication date: 1992-03-30
Also published as: JP2713574B2; US5062011A; JPH01245465A; KR890015198A

Abstract

내용 없음.

Description

데이타 기록시스템에서의 어드레스 마크발생방법 및 그 장치

제1도는 본 발명에 의한 어드레스 마크발생회로를 포함하는 2-7 인코더의 전체구성을 도시한 블럭도.

제2도는 본 발명의 인코드 시프트 레지스터(1) 및 ＂8B＂ 패턴검출회로(3)의 1실시예를 도시한 회로도.

제3도는 본 발명의 2-7 일리걸 패턴발생 제어회로의 1실시예를 도시한 회로도.

제4a도~제4f도는 제3도의 2-7 일리걸 패턴발생 제어회로의 타이밍도.

제5a도~제5e도는 본 발명의 기능을 설명하기 위한 ＂8B＂ 패턴에서 어드레스 마크를 발생하기까지의 신호의 타이밍도.

제6도는 본 발명의 어드레스 마크검출회로의 1실시예의 블럭도.

제7도 및 제8도는 제6도의 주요부의 1실시예를 도시한 회로도.

제9a도~제9e도는 제8도의 실시예의 각부의 타이밍도.

제10도는 본 발명이 적용되는 자기 디스크 장치의 개략적인 구성을 도시한 블럭도.

* 도면의 주요부분에 대한 부호의 설명

1 : 인코드 시프트 레지스터 2 : 인코더(교환수단)

3 : ＂8B＂ 패턴검출회로(검출수단)

4 : 2-7 일리걸 패턴발생 제어회로(제어수단)

13 : 인코더 회로의 일부 17 : 디코드 시프트 레지스터

18 : 일리걸 패턴 검출회로 19 : AMF신호발생회로

20 : 디코더

본 발명은 데이타 기록시스템에서의 어드레스 마크발생/검출방법 및 그 장치에 관한 것으로, 특히 RLL코드(Run Length Limited Code)의 기록부호를 사용한 자기 디스크 시스템의 어드레스 마크발생/검출방법 및 그 장치에 관한 것이다.

최근 하드디스크 장치의 기록부호로서 2-7 RLL코드가 널리 사용되기 시작하였다. 예를 들면, 본 출원이 앞서 출원된 일본국 특허공개공보 62-121967호를 참조하기 바란다. 또, 그 기록 포맷 방식은 일반적으로 섹터포맷 방식이 사용된다.

특히 소프트 섹터포맷 방식에서는 디스크상의 동심원형상 또는 나선형상의 트랙이 섹터로 분할되고, 각 섹터는 ID필드와 데이타 필드로 구성된다. 각 필드에는 해당 섹터의 트랙번호나 섹터 번호등의 정보를 포함하는 어드레스 신호가 기록된다. 이 어드레스 신호는 일반적으로 데이타와 같은 변조방식으로 변조되어 있고, 디스크장치에 의한 신호리드시에 어드레스 신호와 데이타의 구별이 되지 않게 된다. 이 때문에 어드레스 신호가 기록되는 부분에는 어드레스 마크라 불리우는 식별신호를 기록하고, 해당 섹터에 대해서 어드레스 신호가 기록되어 있는 것을 판별 가능하게 하고 있다.

이 어드레스 마크는, 데이타나 어드레스를 구별하기 위해 데이타나 어드레스에 사용되는 비트패턴과 다른 비트패턴을 사용하거나 상술한 변조방식의 규칙 이외의 비트패턴을 사용하고 있다. 또한 상술한 공지예에서는 2-7 RLL코드에는 있을 수 없는 바이트의 패턴을 어드레스 마크로서 사용하고 있다.

또, 예를 들면 Adaptec, Inc. 제품의 AIC-270(2, 7 RLL Encoder/Decoder IC)에 있어서는 섹터포맷 방식에 의한 어드레스 마크로서 2-7 일리걸 패턴을 사용하고 있다. 여기서 2-7 일리걸 패턴(Illegal Pattern)이라 함은 2-7 RLL코드의 규칙을 만족하지만 실제로는 있을 수 없는 패턴을 의미한다. 이 2-7 일리걸 패턴을 발생하는 방법으로서는 다음의 2가지를 생각할 수 있다. 즉, 하나는 미리 2-7 일리걸 패턴을 발생하는 제어회로를 독립해서 마련하고, 어떤 제어신호 또는 특정한 입력신호 패턴을 검출한 시점에서 그 2-7 일리걸 패턴 발생 제어회로의 출력을 데이타열 중으로 들어가게 하는 방법이다. 다른 하나는 어떤 특정한 입력패턴을 검출하고, 그 패턴의 인코드 결과를 변형해서 2-7 일리걸 패턴을 생성하는 방법이다.

전자의 방법은 필요한 패턴을 임의의 위치에서 발생시킬 수 있으므로 전후의 섹터필드에 맞춘 낭비없는 패턴구성이 가능하게 되는 반면, 전용의 패턴 발생회로를 마련할 필요가 있는 점 및 데이타열과 전용패턴의 연결선(눈)에 정밀도가 요구되는 점등으로 불리하다. 한편, 후자의 방법은 회로적으로 인코더 회로의 확장으로 끝나고, 또 데이타열 그 자체를 사용해서 전용패턴을 생성하기 때문에 상술한 문제는 좀처럼 일어나지 않는다.

후자의 예로서는 상기 AIC-270에서 보는 바와 같이 예를 들면, 데이타 ＂5EAX＂(16진 표시 : 여기서 ＂X＂는 임의의 4비트 데이타를 나타낸다)라 하는 NRZ(Non-Return to Zero) 입력신호에서 2-7 일리걸 패턴을 생성해서 어드레스 마크로 한다. 이 경우 NRZ신호의 ＂5EAX＂을 2-7 코드로 변환한 데이타열 중의 비트 ＂1＂을 한장소의 ＂0＂에 치환하는 것으로 2-7 일리걸 패턴이 생성된다.

그러나 이 기술에서도 어드레스 마크로서 2-7 일리걸 패턴을 생성하기 위해 ＂5EA＂라 하는 1.5바이트의 NRZ신호를 검출하지 않으면 안되고, 검출하기까지 시간이 걸릴뿐만 아니라 회로규모가 증대한다. 또, 어드레스 마크앞에 싱크패턴으로서 4T신호(2진수로 ＂1000＂)를 사용한 경우는 싱크패턴과 어드레스 마크사이에 6비트의 불필요한 패턴이 라이트되어 그 분만큼 어드레스 마크가 라이트되는 위치가 뒤쪽으로 어긋나고 만다. 그 때문에 어드레스 마크를 리드할 때의 어드레스 마크 검출신호의 출력도 지연하여 디스크 제어회로에 대해서 불합리한 점이 생길 염려가 있다.

본 발명의 목적은 불필요한 패턴을 감소해서 어드레스 마크의 검출신호의 신속한 출력을 가능하게 하고, 또한 최소의 회로규모로 이것을 실현하는 어드레스 마크 발생방법 및 그 장치를 제공하는데 있다.

본 발명의 다른 목적은 간단한 회로구성으로 2-7 일리걸 패턴으로 되는 어드레스 마크를 발생하고, 더 나아가서는 검출할 수 있는 어드레스 마크 발생장치 및 검출장치를 제공하는데 있다.

본 발명의 또 다른 목적은 어드레스 마크의 검출을 신속하게 실현할 수 있는 어드레스 마크 발생장치를 제공하는데 있다.

상기 목적을 달성하기 위해 본 발명에서는 기록부호로서 2-7 RLL코드를 사용한 데이타가 기록/재생 시스템에 있어서, 섹터포맷 방식에서의 어드레스 마크로서의 2-7 일리걸 패턴을 NRZ신호의 1바이트 데이타 ＂8B＂에서 생성한다.

즉, 본 발명에서는 기록부호로서, 2-7 RLL코드를 사용한 데이타 기억장치에 있어서, 어드레스 마크로서 2-7 일리걸 패턴을 발생하는 장치는 NRZ신호의 1바이트 데이타 ＂8B＂를 검출하는 검출수단, NRZ신호의 1바이트 데이타 ＂8B＂를 2-7 RLL코드로 변환하는 수단 및 검출수단의 출력에 따라서 NRZ신호의 1바이트 데이타 ＂8B＂에 대응하는 2-7 RLL코드를 2-7 일리걸 패턴으로 변형하는 수단으로 구성한다.

또, 본 발명에서는 2-7 RLL코드를 사용한 데이타 기억장치에 있어서, 재생된 2-7 RLL코드 데이타중의 2-7 일리걸 패턴을 검출하고, 데이타중의 어드레스 마크부분을 검출하는 수단을 데이타 재생계에 마련한다.

이하 도면을 참조해서 본 발명의 1실시예를 설명한다.

제1도는 2-7 일리걸 패턴발생 제어회로를 갖는 2-7 인코더의 전체구성을 블럭도로 나타낸 것이다. 2-7 인코더는 입력되는 NRZ신호(5)를 일시적으로 축적하는 인코드 시프트 레지스터(1), NRZ신호(5)를 2-7 코드로 변환하는 인코더(2), 상기 인코드 시프트 레지스터(1)의 내용에서 ＂8B＂ 패턴을 검출하여 ＂8B＂ 패턴검출신호를 출력하는 ＂8B＂ 패턴검출회로(3), 2-7 일리걸 패턴을 생성하기 위한 제어신호를 발생하는 2-7 일리걸 패턴발생 제어회로(4)로 구성되어 있다. 본 구성의 기능을 제5a도~제5e도에 따라 간단히 설명하면 NRZ신호(5)의 ＂8B＂ 패턴을 검출함과 동시에 2-7 코드(14)로 변환하고, 그 중의 불필요한 비트(16)을 소거해서 2-7 일리걸 패턴을 발생하여 어드레스 마크(15)로 하는데 있다.

본 구성의 동작을 제2도, 제3도 및 제4도에 따라 설명한다. 제2도는 인코드 시프트 레지스터(1) 및 ＂8B＂ 패턴검출회로(3)의 구체적인 예를 도시하고 있다. 인코드 시프트 레지스터(1)에는 NRZ신호(5)와 그것에 동기한 제1클럭(7), 제2클럭(8)(제4a도, 제4b도 참조)이 가해진다. 디스크 제어회로(도시하지 않음)에서 보내진 NRZ신호(5)는 제2클럭(8)에 의해 인코드 시프트 레지스터(1)에 직렬로 입력된다. 이 인코드 시프트 레지스터(1)은 제2도에 도시한 바와 같이 11단의 플립플롭 FF0~FF10으로 구성되지만 이중 중단의 6단(FF3~FF8)은 인코더(2)에 필요한 데이타를 갖고, ＂8B＂ 패턴검출회로(3)에서 필요한 데이타와 공용되고 있다. 그 때문에 이 FF3~FF8의 부분에는 제2클럭(8)과 주기가 같으며 위상이

만큼 다른 제1클럭(7)에 의해 래치되는 FF4, 6, 8이 포함되어 있다. 이들의 FF4, 6, 8의 출력은 ＂8B＂ 패턴검출회로(3)에는 입력되지 않는다.

＂8B＂ 패턴검출회로(3)은 인코드 시프트 레지스터(1)에 축적되는 NRZ신호(5)의 8비트분을 항상 포함하고, 그 8비트의 데이타가 ＂10001011＂로 되면 ＂8B＂ 패턴검출신호(

)(9)을 NRZ신호 1비트분의 길이만큼 출력한다(제4c도 참조).

즉, ＂8B＂ 패턴검출회로(3)은 FF0, 1, 3 및 10의 Q출력과 FF2, 5, 7, 9의 출력

이 입력되는 NAND회로로 구성된다.

2-7 일리걸 패턴발생 제어회로(4)는 ＂8B＂ 패턴검출신호(9)를 받아서 2-7 일리걸 패턴생성을 위한 제어신호인 비트 소거신호(

)(12)(제4d도)를 발생한다. 제3도는 2-7 일리걸 패턴발생 제어회로(4)의 구체적인 예를 도시한다.

제3도에 있어서, ＂8B＂ 패턴검출신호(9)는 제1클럭(7)에 의해 FF11에 래치되고, 이어서 제2클럭(8)에 의해 차단의 FF12에 래치된다. 이 2단의 FF11 및 12의

출력을 NOR로 입력하여 비트소거신호(12)(제4d도)를 생성하고 있다. 그 타이밍은 제4도에 도시한 바와 같이 인코더의 내부신호(2-7 코드)(14)중의 불필요한 비트(16)에 대해서 전후 1비트씩의 여유를 갖게 해서 비트소거신호(12)가 출력한다.

제3도중 최하단의 FF13은 2-7 일리걸 패턴발생 제어회로(4)의 동작을 제어하기 위한 것이고, 제어신호로서 라이트 게이트(Write Gate)신호(10)이 입력된다. 이 라이트 게이트신호(10)이 ＂L＂일때는 2-7 일리걸 패턴발생 제어회로(4)는 리세트 상태로 있어, 비트소거신호(12)는 출력되지 않는다. 라이트 게이트신호(10)이 ＂L＂에서 ＂H＂로 되면 리세트상태가 해제되어, 비트소거신호(12)는 출력대기 상태로 된다. ＂8B＂ 패턴검출회로(3)에서 ＂8B＂ 패턴검출신호(9)가 보내지면 2-7 일리걸 패턴발생 제어회로(4)는 비트소거신호(12)를 출력함과 동시에 신호(12)의 상승 가장자리에서 FF13을 세트한다. 이것에 의해 어드레스 마크발생 제어회로(4)는 재차 리세트 상태로 되어 비트소거신호(12)는 출력하지 않게 된다. 라이트 게이트신호(10)의 상승이 재차 검출되기까지 이 상태는 유지된다.

전환신호(

)(11)도 2-7 일리걸 패턴발생 제어회로(4)를 제어하는 신호로서, 이 전환신호(11)이 ＂H＂로 되면 2-7 일리걸 패턴발생 제어회로(4)는 동작하지 않게 된다.

인코더(2)의 일부를 구성하는 회로(13)으로 비트소거신호(12)와 인코더의 내부신호(2-7 코드)(14)가 입력되고, 불필요한 비트(16)(제4e도)을 소거하여 2-7 일리걸 패턴인 어드레스 마크(15)(제4f도)를 생성해서 출력한다.

이 상태는 상술한 바와 같이 제5a도~제5e도에 도시한다. 즉, NRZ신호(5)(제5a도)의 ＂8B＂(10001011)는 인코더(2)에서 2-7 코드(14)(제5b도)에 의해 ＂0100001001001000＂으로 된다. 이것에 대해서 ＂8B＂ 패턴검출신호(9), 비트소거신호(12)가 제5c도, 제5d도에 도시한 타이밍에서 발생하므로 앞에서 7번째의 불필요비트(16)(제5b도)이 소거되어 목적으로 하는 어드레스 마크(2-7 일리걸 패턴)(15)(제5e도)가 생성된다.

또, 제5a도, 제5b도에서의 NRZ신호(5)와 인코더(2)의 내부신호(2-7 코드)(14)는 실제로 인코드 시간에 해당하는 지연시간이 존재한다. 한편, 제5b도~제5e도에 도시한 인코더(2)의 내부신호(2-7 코드)(14)는 다음의 신호에 대해서 도시한 바와 같은 타이밍도를 갖는다.

이상의 구성에서 어드레스 마크(2-7 일리걸 패턴)(15)를 생성하는 것에 의해 인코더(2)와의 회로의 공통화등에 의해 최소의 회로규모로 되는 회로를 실현할 수가 있다. 또, 어드레스 마크로서의 2-7 일리걸 패턴을 생성하기 위해 ＂8B＂라 하는 1바이트의 NRZ신호의 검출에서 끝나므로 검출까지의 시간을 단축할 수 있어 하드디스크 제어회로에 대해서 가장 적합하게 된다.

다음에 제6도 내지 제9도에 따라 본 발명의 어드레스 마크발생 방법에 적합한 어드레스 마크검출회로의 1실시예를 설명한다.

제6도는 어드레스 마크검출회로(28)의 구체적인 구성을 도시한 블럭도로서, 리드된 2-7 코드 리드데이타(22)를 일시 축적하는 디코드 시프트 레지스터(17), 이 디코드 시프트 레지스터(17)내의 데이타에서 2-7 일리걸 패턴을 검출하는 일리걸 패턴검출회로(18), 이 검출회로(18)의 출력을 기본으로 어드레스 마크검출회로(AMF)(21)을 발생하는 AMF신호발생회로(19)로 구성된다. 또, 디코드 시프트 레지스터(17)은 2-7 코드 리드데이타(22)를 NRZ리드데이타(23)으로 변경하는 디코더(20)과 공용하고 있다.

제7도는 본 발명의 디코드 시프트 레지스터(17)과 일리걸 패턴검출회로(18)의 1실시예의 회로구성을 도시한 것이다. 리드된 2-7 코드 리드데이타(22)는 제3클럭(24)에 의해 FF11~FF22까지 직렬로 입력된다. FF11~FF22의 내부 상태가 ＂100100000001＂로 되면 일리걸 패턴검출회로(18)은 2-7 코드 1비트에 해당하는 펄스를 일리걸 패턴검출신호(25)로서 출력한다. 즉, 일리걸 패턴검출회로(18)은 2개의 NAND회로와 1개의 OR회로로 구성된다. 한쪽의 NAND회로에는 FF11, 14의 Q출력, FF12, 13, 15, 16의

출력이 입력되고, 다른쪽의 NAND회로에는 FF22의 Q출력과 FF17, 18, 19, 20, 21의

출력이 입력되어 2개의 NAND회로의 출력이 OR회로의 입력으로 구성되어 있다.

제8도는 AMF신호발생회로(19)의 내부회로를 도시하고, 제9a도~제9e도는 AMF신호발생회로(19)의 타이밍도이다. 제8도에서 AMF신호발생회로(19)는 FF23, 24와 1비트카운터 C1, C2를 주요구성 요소로 하고 있다.

다음에 그 동작에 대해서 설명한다. 리드동작의 제어를 행하는 리드게이트(Read Gate)신호(27)이 액티브(＂H＂)로 되고 (제9e도), 일리걸 패턴검출신호(25)(제9c도)가 출력되면 일리걸 패턴검출신호(25)는 제3클럭(24)(제9a도)와 주기가 같고 위상이 반전한 제4클럭(26)(제9b도)에 의해 FF23에 래치된다. FF23의 출력은 게이트 2단을 통해서 AMF신호(21)을 ＂H＂로 함과 동시에 (제9d도), FF24를 동작시키고, FF24의 출력은 1비트카운터 C1, C2를 동작시킨다. 제3클럭(24)에 의한 카운트업이 종료하고, C2의 출력(

)가 ＂L＂로 되면 FF23 및 FF24는 리세트 되어서 AMF신호(21)은 ＂L＂로 된다. 다시 리드게이트신호(27)이 ＂L＂에서 ＂H＂로 되기까지 이 리세트상태는 계속된다.

이와 같은 구성으로 어드레스 마크 검출회로를 실현하면 어드레스 마크 발생회로에서 생성한 2-7 일리걸 패턴을 리드해서 어드레스 마크를 검출할 수가 있다.

제10도는 이상 상세히 기술한 본 발명의 어드레스 마크 발생/검출방법이 적용되는 자기 디스크 장치의 1구성예를 도시하고 있다. 동일도면에 있어서, (30)은 하드디스크 장치로서 컴퓨터(31)에서의 데이타를 기억한다. 하드디스크 장치(30)은 인터페이스(32)를 거쳐서 컴퓨터(31)에서의 데이타나 명령이 디스크 제어회로(34)에 전달된다. 인코더/디코더(33)은 제1도, 제6도에 도시한 본 발명의 주요부 구성을 도시한 것으로서 상술한 명령과 같은 인코더/디코더(33)과 디스크 제어회로(34) 사이에서 NRZ신호(5), NRZ리드데이타(23), AMF신호(21), 리드게이트(27), 라이트게이트(10) 등의 신호의 주고 받음이 행해진다. 또, 인코더/디코더(33)에서 발생한 2-7 코드(6)은 리드/라이트앰프(37)을 거쳐서 라이트/리드 헤드(38)로 보내지고, 자기 디스크의 소정의 트랙에 라이트된다. 재생시에 있어서는 헤드에 리드된 신호는 리드/라이트앰프(37), 파형정형(36), 데이타 세퍼레이터(35)를 거쳐서 2-7 코드 리드데이타(22)로서 인코더/디코더(33)에 보내진다. 미캐니컬 제어회로(39), 헤드위치 결정 제어회로(40), 모터드라이버(41), 스핀들 모터드라이버(42)는 자기 디스크장치의 일반적인 제어회로계를 구성한다.

디스크 제어회로(34)는 컴퓨터(31)에서 보내지는 데이타를 버퍼에 일시 축적하고, 상술한 어드레스 마크부분에 NRZ신호의 1바이트 데이타 ＂8B＂를 삽입하는 등의 처리를 실행하여 인코더/디코더(33)에 NRZ신호(5)로서 송출한다. 이들의 시퀸스는 종래의 것과 같이 디스크 제어회로(34)내의 중앙처리부에 의해서 실행된다. 디스크 제어회로(34)중에는 ROM(Read Only Memory)이나 RAM(Random Access Memory) 등의 기억수단이 포함되어 있고, 상술한 NRZ신호의 1바이트 데이타 ＂8B＂는 초기설정시 등에 있어서 이들의 기억수단에 미리 설정해 두는 것은 물론이다.

본 발명에 의하면 NRZ신호의 ＂8B＂ 패턴을 검출하고, ＂8B＂의 인코드 결과인 비트 ＂1＂을 1개의 불필요한 비트를 ＂0＂으로 변환하여 2-7 일리걸 패턴을 생성하므로 집적회로 규모를 불필요한 패턴을 감소하고, 조기에 어드레스 마크 검출신호의 출력을 가능하게 하는 어드레스 마크를 라이트할 수가 있다.

Claims

기록매체상에 기록부호로서 2-7 RLL코드를 사용한 데이타를 기록하는 데이타가 기록시스템으로서, 입력된 NRZ신호중의 1바이트 데이타 ＂8B＂를 검출하는 공정, 상기 1바이트 데이타 ＂8B＂를 2-7 RLL코드로 변환하는 공정 및 상기 1바이트 데이타 ＂8B＂에 대응하는 상기 2-7 RLL코드를 2-7 일리걸 패턴으로 변형하는 공정을 포함하는 데이타 기록시스템.
특허청구의 범위 제1항에 있어서, 상기 변형공정에서 상기 1바이트 데이타 ＂8B＂에 대응하는 상기 2-7 RLL코드에서 불필요 비트를 소거하는 것에 의해 상기 2-7 일리걸 패턴으로 변형하는 데이타 기록시스템.
특허청구의 범위 제1항에 있어서, 또 상기 NRZ신호를 입력하기에 앞서 소정위치에 상기 1바이트 데이타 ＂8B＂를 삽입하는 공정을 포함하는 데이타 기록시스템.
섹터포맷 방식으로 원반상의 기록매체에 2-7 RLL코드를 사용해서 데이타를 기록하고 재생하는 데이타 기록시스템의 어드레스 마크발생 장치로서, 입력된 NRZ신호중의 1바이트 데이타 ＂8B＂를 검출하는 수단, 상기 NRZ신호의 1바이트 데이타 ＂8B＂를 2-7 RLL코드로 변환하는 수단 및 상기 검출수단의 출력에 따라 상기 변환수단에 의해 변환된 상기 NRZ신호의 1바이트 데이타 ＂8B＂에 대응하는 상기 2-7 RLL코드를 2-7 일리걸 패턴으로 변형하는 수단을 포함하는 어드레스 마크 발생장치.
특허청구의 범위 제4항에 있어서, 상기 변형수단은 상기 1바이트 데이타 ＂8B＂에 대응하는 상기 2-7 RLL코드의 제7비트째를 반전하는 것에 의해 상기 2-7 일리걸 패턴을 발생하는 어드레스 마크 발생장치.
특허청구의 범위 제5항에 있어서, 상기 검출수단의 전단에 접속되고, 상기 NRZ신호중의 어드레스 마크위치에 상기 1바이트 데이타 ＂8B＂를 삽입하는 수단을 포함하는 어드레스 마크 발생장치.
자기 디스크상의 각 트랙에 섹터포맷 방식으로 2-7 RLL코드의 데이타를 기록/재생하는 자기 디스크장치로서, 자기 디스크의 각 섹터의 어드레스 마크위치에 해당하는 부분에 1바이트 데이타 ＂8B＂를 삽입해서 원 NRZ신호를 송출하는 수단, 상기 NRZ신호중의 상기 1바이트 데이타 ＂8B＂를 검출하는 수단을 가지며, 상기 NRZ신호를 2-7 RLL코드로 변환하는 수단, 상기 검출수단의 출력에 따라서 상기 변환수단에 의해 변환된 상기 1바이트 데이타 ＂8B＂에 대응하는 상기 2-7 RLL코드를 2-7 일리걸 패턴으로 변형하는 수단 및 상기 2-7 일리걸 패턴을 소정위치에 갖는 상기 2-7 RLL코드를 상기 자기 디스크상에 기록하는 수단을 포함하는 자기 디스크장치.
특허청구의 범위 제7항에 있어서, 또 상기 자기 디스크상에서 상기 2-7 RLL코드를 재생하는 수단 및 상기 재생수단에 의해서 재생된 상기 2-7 RLL코드에서 상기 2-7 일리걸 패턴을 검출하고, 어드레스 마크 신호를 발생하는 수단을 포함하는 자기 디스크장치.
특허청구의 범위 제7항에 있어서, 상기 변형수단은 상기 1바이트 데이타 ＂8B＂에 대응하는 상기 2-7 RLL코드에서 불필요한 비트를 소거하는 것에 의해 상기 2-7 일리걸 패턴으로 변형하는 자기 디스크장치.
특허청구의 범위 제7항에 있어서, 상기 변형수단은 상기 1바이트 데이타 ＂8B＂에 대응하는 상기 2-7 RLL코드의 제7비트째를 반전하는 것에 의해 상기 2-7 일리걸 패턴으로 변형하는 자기 디스크장치.