JP2597732B2 - データ記録装置のアドレス・マーク書込み制御方式 - Google Patents

Description

【発明の詳細な説明】 〔概要〕 一定データ長単位毎に回転記録媒体に変調記録するパ
ラレル・ライト・データをシリアル・ライト・データに
変換するシリアル変換回路と、システム・クロックに従
って当該シリアル変換回路から出力されたシリアル・ラ
イト・データを取り込み、所定の符号化規則に従い可変
長定比率コードに符号化する変調回路と、回転記録媒体
に記録されるアドレス・マークの出力を行うアドレス・
マーク出力回路とを有するデータ記録装置のアドレス・
マーク書込み制御方式に関し、 波形に悪影響を与えることなくアドレス・マークにつ
いても、変調されたデータとの正確な同期制御とビット
長制御が可能なアドレス・マーク書込み制御方式を提供
することを目的とし、 前記アドレス・マーク出力回路から出力されたアドレス
・マーク及び可変長定比率コードに符号化されたデータ
のどちらか一方を選択して出力する選択部を前記変調回
路に設けた構成である。

〔産業上の利用分野〕

本発明は磁気ディスク装置等のデータ記録装置のアド
レス・マーク制御回路に係り、特に、一定データ長単位
毎に回転記録媒体に変調記録するパラレル・ライト・デ
ータをシリアル・ライト・データに変換するシリアル変
換回路と、システム・クロックに従って当該シリアル変
換回路から出力されたシリアル・ライト・データを取り
込み、所定の符号化規則に従い可変長定比率コードに符
号化する変調回路と、回転記憶媒体に記録されるアドレ
ス・マークの出力を行うアドレス・マーク出力回路とを
有するデータ記録装置のアドレス・マーク書込み制御方
式に関する。

〔従来の技術〕 従来、第６図に示すようなデータ記憶装置のアドレス
・マーク書込み制御方式があった。

本方式は同図に示すように、一定データ長単位毎に回
転記録媒体に変調記録するパラレル・ライト・データを
シリアル・ライト・データに変換するシリアル変換回路
41と、変調回路部46と、回転記憶媒体に記録されるアド
レス・マーク・データの出力を行うアドレス・マーク出
力回路44と、当該変調回路部46の出力及び前記アドレス
・マーク出力回路44からの出力のうちの一方をマスクし
たものの論理和をとるOR回路43とを有するものである。

また、前記変調回路部46はシステム・クロックに従っ
て当該シリアル変換回路41から出力されたシリアル・ラ
イト・データを取り込み、所定の符号化規則に従い可変
長定比率コードに符号化する変調回路42と、読出し時の
ピーク・シフト等のずれを防止するため、当該ずれを予
め考慮して書込みを行う位相補正回路45（必ずしも必要
なものではなく、ない場合もある）とを有するものであ
る。

ここで、「アドレス・マーク（AM）」とは上位装置か
らの指示により、可変長（CKD）フォーマット方式を採
用した磁気ディスクの各トラックで、レコード０以外の
各レコードのカウント部の前に付されるマークをいう。
アドレス・マークはレコードの検索に用いられ、当該マ
ークを検出することによりカウント部を知ることがで
き、当該カウント部を読むことにより、当該場所のセク
タ番号（位置）やレコード番号を認識し、以降の命令に
備える準備を行う（通常はリード系の命令がくる）。レ
コード番号が不一致の場合には、次のアドレス・マーク
を検出し、カウント部を読み比較するという動作を当該
レコードが見つかるまで繰り返して行う。

アドレス・マークを検索することにより上位装置によ
るアクセスの負担を減少させるとともに、アクセスの時
間をインデックスを検索して行う場合よりも短縮化させ
る。第７図にトラック上のアドレス・マークの位置を示
す。

従来、前記シリアル変換回路部41からシリアル・デー
タが前記変調回路部46に入力すると、当該変調回路部46
の前記変調回路42によりシリアル・データを前記所定の
符号化規則に従い可変長定比率コードに符号化し、位相
補正回路45により位相の補正がされ、前記OR回路43を介
してライト・データとして出力される。

一方、上位装置からの指示が前記アドレス・マーク出
力回路44にあった場合には、前記変調回路部46からの出
力がマスクされるように制御され、前記OR回路43にはア
ドレス・マーク・データのみが入力し、ライト・データ
として出力されることになる。

尚、符号42aはFF（フリップ・フロップ）であり、前
記変調回路42内の最終段に設けられ、システム・クロッ
クとの同期をとるために用いるものである。

〔発明が解決しようとする課題〕 ところで、以上説明した従来例に係るアドレス・マー
ク書込み制御方式にあっては、アドレス・マーク出力回
路44から出力されるアドレス・マーク・データは、変調
回路42から出力されたデータに論理和を取ることにより
組み込まれるようになっている。

そのため、変調回路42からの出力時点では、理想的な
波形に近くても、変調回路42の出力後にアドレス・マー
ク・データとの論理和をとることにより、波形がなまっ
て、理想的な波形からずれを生じるため、変調回路42か
ら出力されたデータに対し、アドレス・マーク・データ
が非同期となり、組み込み開始点と組み込み終了点にお
ける同期性と、ビット長の正確な制御が困難であった。
しかしながら、従来は記録密度が比較的低かったため、
アドレス・マーク・データが非同期でビット長の制御が
正確でなくてもそれ程問題にはならなかった。

ところが、近年の磁気ディスク装置等における高記録
密度化、ヘッド浮上量の低下等によって、アドレス・マ
ークにおいても正確な同期制御及びビット長制御が必要
になってきた。

そこで、本発明は変調されたデータのみならず、アド
レス・マークにおいても、変調されたデータとの正確な
同期制御とビット長制御が可能なアドレス・マーク書込
み制御方式を提供することを目的としてなされたもので
ある。

〔課題を解決するための手段〕

以上の技術的課題を解決するため、第一の発明は第１
図に示すように、一定データ長単位毎に回転記録媒体に
変調記録するパラレル・ライト・データをシリアル・ラ
イト・データに変換するシリアル変換回路１と、システ
ム・クロックに従って当該シリアル変換回路１から出力
されたシリアル・ライト・データを取り込み、所定の符
号化規則に従い可変長定比率コードに符号化する変調回
路２と、回転記録媒体に記録されるアドレス・マーク・
データの出力を行うアドレス・マーク出力回路４とを有
するデータ記録装置のアドレス・マーク書込み制御方式
において、前記アドレス・マーク出力回路４から出力さ
れたアドレス・マーク・データ及び可変長定比率コード
に符号化されたデータのどちらか一方を選択して出力す
る選択部３を前記変調回路２に設けたものである。

一方、第二の発明は第２図に示すように、一定データ
長単位毎に回転記録媒体に変調記録するパラレル・ライ
ト・データをシリアル・ライト・データに変換するシリ
アル変換回路１と、システム・クロックに従って当該シ
リアル変換回路１から出力されたシリアル・ライト・デ
ータを取り込み、所定の符号化規則に従い可変長定比率
コードに符号化する変調回路２と、回転記憶媒体に記録
されるアドレス・マーク・データの出力を行うアドレス
・マーク出力回路４とを有するデータ記録装置のアドレ
ス・マーク書込み制御方式において、前記アドレス・マ
ーク出力回路４から出力されたアドレス・マーク・デー
タ及び可変長定比率コードに符号化されたデータのどち
らか一方を選択して出力する選択部３を前記変換回路２
に設けるとともに、変調回路２から出力されたデータに
ついて位相の補正を行う位相補正回路５を設けたもので
ある。

〔作用〕

パラレル・ライト・データは前記シリアル変換回路部
１によりシリアル・ライト・データに変換され、システ
ム・クロックに従って、当該データは変換回路２により
可変長定比率コードに変換される。当該コードは前記選
択部３により選択され、前記システム・クロックに同期
してライト・データとして出力される。

一方、上位装置からの指示があると、前記アドレス・
マーク出力回路４からアドレス・マーク・データが出力
され、前記選択部３によりアドレス・マーク・データが
選択され、前記可変長定比率コードに変換されたデータ
に組み込まれて前記システム・クロックに同期してライ
ト・データとして出力される。

本発明に係るアドレス・マーク書込み制御方式にあっ
ては、アドレス・マーク・データの選択を前記変調回路
２内で行うようにし、当該変調回路２からのデータの出
力の際には、当該データが可変長定比率コードに変換さ
れたデータがアドレス・マーク・データであるか否かに
よらずに、システム・クロックに同期するようになって
いる。

尚、第二の発明に係るアドレス・マーク書込み制御方
式にあっては、第一の発明に係るアドレス・マーク書込
み制御方式に位相補正回路５をさらに、付加したもので
あり、当該変調回路２から出力されたデータは当該位相
補正回路５に取り込まれ、位相の補正がなされることに
なる。

〔実施例〕

続いて、本発明の実施例について説明する。

第３図に実施例に係るデータ記録装置のアドレス・マ
ーク書込み制御方式を示す。

一定データ長単位毎に回転記録媒体に変調記録するパ
ラレル・ライト・データをシリアル・ライト・データに
変換するシリアル変換回路11と、変調回路部16と、回転
記憶媒体に記録されるアドレス・マークの出力を行うア
ドレス・マーク出力回路14と、パラレル・ライト・デー
タの出力や、アドレス・マーク書込みの指示を行う上位
装置10と、システム・クロックを作成するシステム・ク
ロック作成回路17とを有するものである。

また、前記変調回路部16はシステム・クロックに従っ
て当該シリアル変換回路11から出力されたシリアル・ラ
イト・データを取り込み、所定の符号化規則に従い可変
変調定比率コードに符号化する変調回路12と、当該変調
回路２内に設けられ、前記アドレス・マーク出力回路14
から出力されたアドレス・マーク及び前記変調回路12に
より符号化されたデータのどちらか一方を選択して出力
する選択部３としてのゲートA13と、選択されたデータ
について位相の補正を行う位相補正回路15を有するもの
である。

また、位相補正回路15の一例を第４図に示す。

位相補正回路15は変調回路12からの出力データについ
て、そのビット・パターンの識別を行うビット・パター
ン識別回路151と、各ビットのパルスの位相の遅延を行
う第一の遅延回路152（遅延量が小さい）及び第二の遅
延回路153（遅延量は大きい）と、OR回路154とを有する
ものである。

尚、符号12aはFF（フリップ・フロップ）であり、前
記変調回路12の最終段に設けられ、システム・クロック
との同期を取るためのものである。

続いて、本実施例の動作を説明する。

第３図に示すように、前記上位装置10からパラレル・
ライト・データが出力されると、前記シリアル変換回路
11は当該パラレル・データをシリアル・データに変換
し、前記変換回路部16に送出する。当該変調回路部16の
前記変調回路12は当該シリアル・データを取り込んで、
所定の符号化規則に従い可変長定比率コードに符号化す
る。当該コードは前記ゲートA13により選択され、前記F
F12aを介して位相補正回路15に入力する。

一方、前記上位装置10からアドレス・マーク・データ
の書込みの指示があった場合には、前記アドレス・マー
ク出力回路14はアドレス・マーク・データを出力する。

当該アドレス・マーク・データは前記ゲートA13によ
り選択され、前記FF12aを介して前記位相補正回路15に
入力する。

このようにして、当該位相補正回路15の前記ビット・
パターン識別回路151に取り込まれたデータは第５図に
示すように、リード時における各ビット位置を表すパル
スの位相のずれ、すなわち、パターン・ピーク・シフト
を予測し、位相が進むことにより、位相のずれが生じる
場合には、第二の遅延回路153（遅延量が大きい）によ
り位相を遅延させて前記OR回路154へ送出し、位相が遅
れることにより位相のずれが生じる場合には、遅延回路
を通さずに前記OR回路154へ送出し、位相のずれがない
場合には、第一の遅延回路152（遅延量が小さい）を通
して前記OR回路154へ送出することにより位相の補正を
行うことになる。

したがって、前記シリアルに変換され、変調されたデ
ータと同じ基準で前記アドレス・マーク・データの位相
の補正がなされることになる。

尚、シリアル変換回路11は発生した複数の前記一定デ
ータ長単位分のパラレル・ライト・データを取り込んで
システム・クロックに従ってビット毎に順次移動させ、
最終シフト段から所定段数前のシフト段までのシフト段
で、シリアル・データの出力を行う複数のビット・シフ
ト回路を有するものであっても良い。

また、シリアル変換回路11は発生した２バイト単位分
のパラレル・データに含まれる偶数ビットを取り込んで
システム・クロックに従って順次移動させ、最終シフト
段及び１つ前のシフト段でシリアルにデータの出力を行
う偶数ビット・シフト回路と、発生した２バイト単位分
のデータに含まれる奇数ビットを取り込んでシステム・
クロックに従って順次移動させ、最終シフト段及び１つ
前のシフト段でシリアルにデータの出力を行う奇数ビッ
ト・シフト回路を有するものであっても良い。

さらに、変調回路は、前記奇数ビット・シフト手段の
最終シフト段及び１つ前のシフト段のビット出力、並び
に前記偶数ビット・シフト手段の最終シフト段及び１つ
前のシフト段のビット出力を前記システム・クロックに
従って取り込み、各最終シフト段出力の２ビットを所定
の符号化規則に従って、３ビットの1/7コードに変換す
るものであっても良い。

また、前記システム・クロック作成回路17は可変周波
数発振回路（VFO）を用いたものであっても良い。

尚、本実施例に係るデータ記録装置は変調装置の他に
復調回路を合せ持つようにしても良い。

こうして、本実施例では、変調回路部内でデータとア
ドレス・マーク・データとを切り換え、変調回路の最終
段のFFを通し、システム・クロックにより打ち抜くこと
により、完全な同期を取ることができる。しかも、FFに
よるシステム・クロックとの同期をとった後には、OR回
路等による論理和等の操作を行っておらず、これらの操
作による波形の変形が防止されている。

また、変調回路２内部でアドレス・マーク・データの
組み込みを行うことにより、磁気記録に特有のパターン
効果やピーク・シフト、周波数効果等の読み出し時に問
題となる見掛け上のビット・シフトに対する書込み時の
位相補正を別個の特別な回路を用いずに同一の位相補正
回路15により施すことができる。

〔発明の効果〕

以上説明したように、本発明では前記変調されたデー
タとアドレス・マーク・データとを変調回路内に設けた
選択部により切り換えて、システム・クロックに同期さ
せて出力を行うようにしている。

したがって、変調されたデータに対するアドレス・マ
ーク・データの組み込み開始点と組み込み終了点におけ
る同期性及びビット長の正確な制御が可能となり、記録
密度が高い記録媒体や、ヘッド浮上量の低下等があって
も、正確な同期制御及びビット制御が、別個の位相補正
回路を設けることなく同一の条件で可能となる。

【図面の簡単な説明】

第１図は第一の発明の原理ブロック図、第２図は第二の
発明の原理ブロック図、第３図は実施例に係るブロック
図、第４図は実施例に係る位相補正回路を示すブロック
図、第５図は実施例に係るビット・パターン識別回路の
動作を示すタイミングチャート、第６図は従来例に係る
ブロック図、及び第７図はアドレス・マーク（AM）の位
置を示す図である。 1,11……シリアル変換回路 2,12……変調回路 ３（13）……選択部（ゲートＡ） 4,14……アドレス・マーク出力回路 5,15……位相補正回路

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】一定データ長単位毎に回転記録媒体に変調
   記録するパラレル・ライト・データをシリアル・ライト
   ・データに変換するシリアル変換回路（１）と、システ
   ム・クロックに従って当該シリアル変換回路（１）から
   出力されたシリアル・ライト・データを取り込み、所定
   の符号化規則に従い可変長定比率コードに符号化する変
   調回路（２）と、回転記憶媒体に記録されるアドレス・
   マーク・データの出力を行うアドレス・マーク出力回路
   （４）とを有するデータ記録装置のアドレス・マーク書
   込み制御方式において、 前記アドレス・マーク出力回路（４）から出力されたア
   ドレス・マーク・データ及び可変長定比率コードに符号
   化されたデータのどちらか一方を選択して出力する選択
   部（３）を前記変調回路（２）に設けたことを特徴とす
   るデータ記録装置のアドレス・マーク書込み制御方式。
2. 【請求項２】一定データ長単位毎に回転記録媒体に変調
   記録するパラレル・ライト・データをシリアル・ライト
   ・データに変換するシリアル変換回路（１）と、システ
   ム・クロックに従って当該シリアル変換回路（１）から
   出力されたシリアル・ライト・データを取り込み、所定
   の符号化規則に従い可変長定比率コードに符号化する変
   調回路（２）と、回転記憶媒体に記録されるアドレス・
   マーク・データの出力を行うアドレス・マーク出力回路
   （４）とを有するデータ記録装置のアドレス・マーク書
   込み制御方式において、 前記アドレス・マーク出力回路（４）から出力されたア
   ドレス・マーク・データ及び可変長定比率コードに符号
   化されたデータのどちらか一方を選択して出力する選択
   部（３）を前記変換回路（２）に設けるとともに、 変調回路（２）から出力されたデータについて位相の補
   正を行う位相補正回路（５）を設けたことを特徴とする
   データ記録装置のアドレス・マーク書込み制御方式。
3. 【請求項３】前記シリアル変換回路は発生した複数の前
   記一定データ長単位分のパラレル・データを取り込んで
   システム・クロックに従ってビット毎に順次移動させ、
   最終シフト段から所定段数前のシフト段までのシフト段
   で、シリアル・データの出力を行う複数のビット・シフ
   ト回路を有することを特徴とする請求項１及び２のデー
   タ記録装置のアドレス・マーク書込み制御方式。
4. 【請求項４】前記符号化手段は、前記奇数ビット・シフ
   ト手段の最終シフト段及び１つ前のシフト段のビット出
   力、並びに前記偶数ビット・シフト手段の最終シフト段
   及び１つ前のシフト段のビット出力を前記システム・ク
   ロックに従って取り込み、各最終シフト段出力の２ビッ
   トを所定の符号化規則に従って３ビットの1/7コードに
   変換することを特徴とする請求項１、２及び３記載のデ
   ータ記録装置のアドレス・マーク書込み制御方式。