JP2713574B2 - アドレスマーク発生方法および回路 - Google Patents
アドレスマーク発生方法および回路Info
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- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B5/00—Recording by magnetisation or demagnetisation of a record carrier; Reproducing by magnetic means; Record carriers therefor
- G11B5/012—Recording on, or reproducing or erasing from, magnetic disks
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B27/00—Editing; Indexing; Addressing; Timing or synchronising; Monitoring; Measuring tape travel
- G11B27/10—Indexing; Addressing; Timing or synchronising; Measuring tape travel
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- G11B27/28—Indexing; Addressing; Timing or synchronising; Measuring tape travel by using information detectable on the record carrier by using information signals recorded by the same method as the main recording
- G11B27/30—Indexing; Addressing; Timing or synchronising; Measuring tape travel by using information detectable on the record carrier by using information signals recorded by the same method as the main recording on the same track as the main recording
- G11B27/3027—Indexing; Addressing; Timing or synchronising; Measuring tape travel by using information detectable on the record carrier by using information signals recorded by the same method as the main recording on the same track as the main recording used signal is digitally coded
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- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
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- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
- G11B20/1407—Digital recording or reproducing using self-clocking codes characterised by the use of two levels code representation depending on a single bit, i.e. where a one is always represented by a first code symbol while a zero is always represented by a second code symbol
- G11B20/1419—Digital recording or reproducing using self-clocking codes characterised by the use of two levels code representation depending on a single bit, i.e. where a one is always represented by a first code symbol while a zero is always represented by a second code symbol to or from biphase level coding, i.e. to or from codes where a one is coded as a transition from a high to a low level during the middle of a bit cell and a zero is encoded as a transition from a low to a high level during the middle of a bit cell or vice versa, e.g. split phase code, Manchester code conversion to or from biphase space or mark coding, i.e. to or from codes where there is a transition at the beginning of every bit cell and a one has no second transition and a zero has a second transition one half of a bit period later or vice versa, e.g. double frequency code, FM code
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- G11B20/1426—Code representation depending on subsequent bits, e.g. delay modulation, double density code, Miller code conversion to or from block codes or representations thereof
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- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、記録符号として２−7RLLC（Run Length Li
mited Code）を用いた記録システム全般に係り、特に、
磁気ディスクシステムのアドレスマーク発生方法および
回路に関する。
mited Code）を用いた記録システム全般に係り、特に、
磁気ディスクシステムのアドレスマーク発生方法および
回路に関する。
［従来の技術］ 近年、ハードディスク装置の記録符号として２−7RLL
C（以下、単に２−７コードという）が広く使用され始
めている。この場合、セクタフォーマット方式によりア
ドレスマークとして２−７イリーガルパターン（２−７
コードの規則は満足するが実際には有り得ないパター
ン）が必要となる。
C（以下、単に２−７コードという）が広く使用され始
めている。この場合、セクタフォーマット方式によりア
ドレスマークとして２−７イリーガルパターン（２−７
コードの規則は満足するが実際には有り得ないパター
ン）が必要となる。
従来、この２−７イリーガルパターンを発生する方法
としては次の２通りが挙げられる。すなわち、その一方
は、予め２−７イリーガルパターンを発生する回路を独
立して設け、ある制御信号あるいは特定の入力信号パタ
ーンを検出した時点で、その２−７イリーガルパターン
発生回路の出力をデータ列の中に割込ませる方法であ
る。他方は、ある特定の入力パターンを検出し、そのパ
ターンのエンコード結果を変形して２−７イリーガルパ
ターンを生成する方法である。
としては次の２通りが挙げられる。すなわち、その一方
は、予め２−７イリーガルパターンを発生する回路を独
立して設け、ある制御信号あるいは特定の入力信号パタ
ーンを検出した時点で、その２−７イリーガルパターン
発生回路の出力をデータ列の中に割込ませる方法であ
る。他方は、ある特定の入力パターンを検出し、そのパ
ターンのエンコード結果を変形して２−７イリーガルパ
ターンを生成する方法である。
前者の方法は、必要なパターンを任意の位置で発生さ
せることができるため、前後のセクタフィールドに合せ
た無駄のないパターン構成が可能となる反面、専用のパ
ターン発生回路を設ける必要がある点、およびデータ列
と専用パターンとのつなぎ目に精度が要求される点等で
不利である。
せることができるため、前後のセクタフィールドに合せ
た無駄のないパターン構成が可能となる反面、専用のパ
ターン発生回路を設ける必要がある点、およびデータ列
と専用パターンとのつなぎ目に精度が要求される点等で
不利である。
その点、後者の方法は、回路的にはエンコーダ回路の
拡張で済み、またデータ列そのものを使って専用パター
ンを生成するため、上記前者のような問題は生じにく
い。後者の例としては、データ“5EAX"（16進表示：こ
こで、“X"は任意の４ビットデータを表わす）というNR
Z（Non−Return to Zero）入力信号から２−７イリーガ
ルパターンを生成してアドレスマークとするものがあ
る。この場合、NRZ信号の“5EAX"を２−７コードに変換
したデータ列の中のビット“1"を１か所“0"に置換する
ことで２−７イリーガルパターンが生成される。
拡張で済み、またデータ列そのものを使って専用パター
ンを生成するため、上記前者のような問題は生じにく
い。後者の例としては、データ“5EAX"（16進表示：こ
こで、“X"は任意の４ビットデータを表わす）というNR
Z（Non−Return to Zero）入力信号から２−７イリーガ
ルパターンを生成してアドレスマークとするものがあ
る。この場合、NRZ信号の“5EAX"を２−７コードに変換
したデータ列の中のビット“1"を１か所“0"に置換する
ことで２−７イリーガルパターンが生成される。
［発明が解決しようとする課題］ しかしながら、前記後者の従来技術においても、アド
レスマークとして２−７イリガールパターンを生成する
ために“5EA"という1.5バイトのNRZ信号を検出しなけれ
ばならず、検出するまでに時間がかかるのみならず、回
路規模が増大する。また、アドレスマークの前にシンク
パターンとして4T信号（２進数で“1000"）を用いた場
合はシンクパターンとアドレスマークとの間に６ビット
の不要なパターンが書き込まれ、その分アドレスマーク
の書き込まれる位置が後方にずれてしまう。そのため、
アドレスマークを読出す際のアドレスマーク検出信号の
出力も遅延し、ハードディスクコントローラに対して不
都合が生じるおそれがある。
レスマークとして２−７イリガールパターンを生成する
ために“5EA"という1.5バイトのNRZ信号を検出しなけれ
ばならず、検出するまでに時間がかかるのみならず、回
路規模が増大する。また、アドレスマークの前にシンク
パターンとして4T信号（２進数で“1000"）を用いた場
合はシンクパターンとアドレスマークとの間に６ビット
の不要なパターンが書き込まれ、その分アドレスマーク
の書き込まれる位置が後方にずれてしまう。そのため、
アドレスマークを読出す際のアドレスマーク検出信号の
出力も遅延し、ハードディスクコントローラに対して不
都合が生じるおそれがある。
本発明の目的は、不要なパターンを減らしてアドレス
マークの検出信号の迅速な出力を可能にし、かつ最小の
回路規模でこれを実現するアドレスマーク発生方法およ
び装置を提供することにある。
マークの検出信号の迅速な出力を可能にし、かつ最小の
回路規模でこれを実現するアドレスマーク発生方法およ
び装置を提供することにある。
［課題を解決するための手段］ 上記目的を達成するために、本発明によるアドレスマ
ーク発生方法は、記録符号として２−7RLLコードを用い
たデータ記録システムにおいてアドレスマークとして２
−７イリーガルパターンを発生する方法であって、NRZ
信号の１バイトデータ“8B"から２−７イリーガルパタ
ーンを生成することを特徴とするものである。
ーク発生方法は、記録符号として２−7RLLコードを用い
たデータ記録システムにおいてアドレスマークとして２
−７イリーガルパターンを発生する方法であって、NRZ
信号の１バイトデータ“8B"から２−７イリーガルパタ
ーンを生成することを特徴とするものである。
また本発明によるアドレスマーク発生回路は、記録符
号として２−7RLLコードを用いたデータ記録システムに
おいてアドレスマークとして２−７イリーガルパターン
を発生する回路であって、NRZ信号の１バイトデータ“8
B"を検出する検出手段と、前記NRZ信号の１バイトデー
タ“8B"を２−7RLLコードに変換する変換手段と、前記
検出手段の出力に従って、前記NRZ信号の１バイトデー
タ“8B"に対応する２−7RLLコードを前記２−７イリー
ガルパターンに変形する制御手段とを備えることを特徴
とするものである。
号として２−7RLLコードを用いたデータ記録システムに
おいてアドレスマークとして２−７イリーガルパターン
を発生する回路であって、NRZ信号の１バイトデータ“8
B"を検出する検出手段と、前記NRZ信号の１バイトデー
タ“8B"を２−7RLLコードに変換する変換手段と、前記
検出手段の出力に従って、前記NRZ信号の１バイトデー
タ“8B"に対応する２−7RLLコードを前記２−７イリー
ガルパターンに変形する制御手段とを備えることを特徴
とするものである。
［作用］ 本発明のアドレス発生方法は、記録符号として２−７
コードを用いたデータ記録システムにおいてアドレスマ
ークとして２−７イリーガルパターンを発生する方法と
して、データ列そのものを使ってイリガールパターンを
生成する方法を採用し、その際、そのデータ列として従
来よりデータビット数が少なく、かつ２−７イリーガル
パターンへの変形に適したものとしてNRZ信号の１バイ
トデータ“8B"を選択したものである。
コードを用いたデータ記録システムにおいてアドレスマ
ークとして２−７イリーガルパターンを発生する方法と
して、データ列そのものを使ってイリガールパターンを
生成する方法を採用し、その際、そのデータ列として従
来よりデータビット数が少なく、かつ２−７イリーガル
パターンへの変形に適したものとしてNRZ信号の１バイ
トデータ“8B"を選択したものである。
この方法を実現するためのアドレスマーク発生回路に
おいて、前記検出手段は、NRZ信号列の中から“8B"パタ
ーンを検出し、その検出時点で“8B"パターン検出信号
を出力する。前記変換手段は、例えば、エンコーダであ
り、前記NRZ信号の１バイトデータ“8B"を他のNRZ信号
と同様に２−７コードに変換する。前記制御手段は、前
記検出手段の出力に従って、前記NRZ信号の１バイトデ
ータ“8B"に対応する２−7RLLコードを前記２−７イリ
ーガルパターンに変形する。具体的には、２−７コード
の特定ビット変換用の制御信号を出力し、この制御信号
を前記エンコーダ結果に作用させて目的の２−７イリー
ガルパターンを得る。
おいて、前記検出手段は、NRZ信号列の中から“8B"パタ
ーンを検出し、その検出時点で“8B"パターン検出信号
を出力する。前記変換手段は、例えば、エンコーダであ
り、前記NRZ信号の１バイトデータ“8B"を他のNRZ信号
と同様に２−７コードに変換する。前記制御手段は、前
記検出手段の出力に従って、前記NRZ信号の１バイトデ
ータ“8B"に対応する２−7RLLコードを前記２−７イリ
ーガルパターンに変形する。具体的には、２−７コード
の特定ビット変換用の制御信号を出力し、この制御信号
を前記エンコーダ結果に作用させて目的の２−７イリー
ガルパターンを得る。
２−７イリーガルパターンをこのような構成で発生さ
せてアドレスマークとして利用することにより、最小の
回路規模でアドレスマーク発生回路を実現することがで
きる。
せてアドレスマークとして利用することにより、最小の
回路規模でアドレスマーク発生回路を実現することがで
きる。
［実施例］ 以下、図面を参照して本発明の一実施例を説明する。
第１図は２−７イリーガルパターン発生回路を有する
２−７エンコーダの全体構成をブロック図で表わしたも
のであり、NRZの入力信号を一時蓄えるエンコードシフ
トレジスタ１、NRZ信号を２−７コードに変換するエン
コーダ２、前記エンコードシフトレジスタ１の内容から
“8B"パターンを検出し、“8B"パターン検出信号を出力
する“8B"パターン検出回路３、２−７イリーガルパタ
ーンを生成するための制御信号を発生する２−７イリー
ガルパターン発生制御回路４から成る。
２−７エンコーダの全体構成をブロック図で表わしたも
のであり、NRZの入力信号を一時蓄えるエンコードシフ
トレジスタ１、NRZ信号を２−７コードに変換するエン
コーダ２、前記エンコードシフトレジスタ１の内容から
“8B"パターンを検出し、“8B"パターン検出信号を出力
する“8B"パターン検出回路３、２−７イリーガルパタ
ーンを生成するための制御信号を発生する２−７イリー
ガルパターン発生制御回路４から成る。
実際の動作を第２図，第３図および第４図で説明する
と、ディスクコントローラから送られたNRZ信号５は、
このNRZ信号５に同期したクロックの第２クロック８で
前記エンコードシフトレジスタ１へシリアルに取り込ま
れる。このエンコードシフトレジスタ１は、第２図に示
すように11段のフリップフロップ（FF）から成るが、こ
のうち中段の６段（FF3〜FF8）は、エンコーダ２にエン
コードに必要なデータを出力し、“8B"パターン検出回
路３で必要なデータと共用している。そのためこの部分
には、第２クロック８と周期が同じで位相がπ異なる第
１クロック７でラッチされるフリップフロップが含まれ
ている。
と、ディスクコントローラから送られたNRZ信号５は、
このNRZ信号５に同期したクロックの第２クロック８で
前記エンコードシフトレジスタ１へシリアルに取り込ま
れる。このエンコードシフトレジスタ１は、第２図に示
すように11段のフリップフロップ（FF）から成るが、こ
のうち中段の６段（FF3〜FF8）は、エンコーダ２にエン
コードに必要なデータを出力し、“8B"パターン検出回
路３で必要なデータと共用している。そのためこの部分
には、第２クロック８と周期が同じで位相がπ異なる第
１クロック７でラッチされるフリップフロップが含まれ
ている。
“8B"パターン検出回路３は、エンコードシフトレジ
スタ１に蓄えられるNRZ信号５の８ビット分を常に参照
し、その８ビットのデータが“10001011"（“8B"）とな
ると“8B"パターン検出信号（▲▼）９をN
RZ信号１ビット分の長さ出力する。
スタ１に蓄えられるNRZ信号５の８ビット分を常に参照
し、その８ビットのデータが“10001011"（“8B"）とな
ると“8B"パターン検出信号（▲▼）９をN
RZ信号１ビット分の長さ出力する。
２−７イリーガルパターン発生制御回路４は、“8B"
パターン検出信号９を受けて、２−７イリガールパター
ン生成のための制御信号であるビット消去信号（▲
▼ｔ）12を発生する回路であり、第３図に示すよう
に、エンコーダ２の一部13と協動して、２−７イリーガ
ルパターンを発生する。第３図の回路のタイミングチャ
ートを第４図に示す。
パターン検出信号９を受けて、２−７イリガールパター
ン生成のための制御信号であるビット消去信号（▲
▼ｔ）12を発生する回路であり、第３図に示すよう
に、エンコーダ２の一部13と協動して、２−７イリーガ
ルパターンを発生する。第３図の回路のタイミングチャ
ートを第４図に示す。
第３図において、前記“8B"パターン検出信号９は、
第１クロック７でフリップフロップ（FF11）にラッチさ
れ、続いて第２クロック８で次段のフリップフロップ
（FF12）にラッチされる。この２段のフリップフロップ
（FF11およびFF12）のＱ出力のNORを取ることにより、
ビット消去信号12を生成している。そのタイミングは第
４図に示すようになっており、エンコーダの内部信号
（２−７コード）14の中の不要ビット16に対して前後１
ビットずつの余裕を持たせてビット消去信号12が出力す
る。
第１クロック７でフリップフロップ（FF11）にラッチさ
れ、続いて第２クロック８で次段のフリップフロップ
（FF12）にラッチされる。この２段のフリップフロップ
（FF11およびFF12）のＱ出力のNORを取ることにより、
ビット消去信号12を生成している。そのタイミングは第
４図に示すようになっており、エンコーダの内部信号
（２−７コード）14の中の不要ビット16に対して前後１
ビットずつの余裕を持たせてビット消去信号12が出力す
る。
第３図中最下段のフリップフロップ（FF13）は、２−
７イリーガルパターン発生制御回路４の動作を制御する
ためのものであり、制御信号としてライトゲート（Writ
e Gate）信号10が入力される。このライトゲート信号10
が“L"の時は、２−７イリーガルパターン発生制御回路
４はリセット状態にあり、ビット消去信号12は出力され
ない。ライトゲート信号10が“L"から“H"になると、リ
セット状態は解除され、ビット消去信号12は出力待ちの
状態になる。“8B"パターン検出回路３から、“8B"パタ
ーン検出信号９が送られると、２−７イリーガルパター
ン発生制御回路４はビット消去信号12を出力するととも
に、その立上り縁で内部のフリップフロップ（FF13）を
セットする。これによりアドレスマーク発生制御回路４
は再びリセット状態になり、ビット消去信号12は出力し
なくなる。ライトゲート信号10の立上りが再び検出され
るまでこの状態は維持される。
７イリーガルパターン発生制御回路４の動作を制御する
ためのものであり、制御信号としてライトゲート（Writ
e Gate）信号10が入力される。このライトゲート信号10
が“L"の時は、２−７イリーガルパターン発生制御回路
４はリセット状態にあり、ビット消去信号12は出力され
ない。ライトゲート信号10が“L"から“H"になると、リ
セット状態は解除され、ビット消去信号12は出力待ちの
状態になる。“8B"パターン検出回路３から、“8B"パタ
ーン検出信号９が送られると、２−７イリーガルパター
ン発生制御回路４はビット消去信号12を出力するととも
に、その立上り縁で内部のフリップフロップ（FF13）を
セットする。これによりアドレスマーク発生制御回路４
は再びリセット状態になり、ビット消去信号12は出力し
なくなる。ライトゲート信号10の立上りが再び検出され
るまでこの状態は維持される。
切換信号（▲▼）11も２−７イリーガル
パターン発生制御回路４を制御する信号であり、この切
換信号11が“H"になると２−７イリーガルパターン発生
制御回路４は動作しなくなる。
パターン発生制御回路４を制御する信号であり、この切
換信号11が“H"になると２−７イリーガルパターン発生
制御回路４は動作しなくなる。
ビット消去信号12は、エンコーダ２に入力され、エン
コーダ回路の一部13でエンコーダの内部信号（２−７コ
ード）14と合成され、不要ビット16を消去し、アドレス
マーク（２−７イリーガルパターン）15を生成して出力
する。
コーダ回路の一部13でエンコーダの内部信号（２−７コ
ード）14と合成され、不要ビット16を消去し、アドレス
マーク（２−７イリーガルパターン）15を生成して出力
する。
第５図にNRZ信号５の“8B"が、アドレスマーク15に変
換される様子を示す。
換される様子を示す。
NRZ信号５の“8B"（10001011）は、エンコーダ２で２
−７コードに変換すると“0100001001001000"となる。
これに対して、“8B"パターン検出信号９およびビット
消去信号12が第５図のようなタイミングで発生するた
め、前から７番目の不要ビット16が消去され、目的とな
るアドレスマーク（２−７イリーガルパターン）15が生
成される。
−７コードに変換すると“0100001001001000"となる。
これに対して、“8B"パターン検出信号９およびビット
消去信号12が第５図のようなタイミングで発生するた
め、前から７番目の不要ビット16が消去され、目的とな
るアドレスマーク（２−７イリーガルパターン）15が生
成される。
なお第５図におけるNRZ信号５とエンコーダ内部の信
号（２−７コード）14は、変換の対応を示したもので、
実際にはエンコード時間に相当する遅れ時間を要するた
め、時間的に一致しないが、エンコーダの内部信号（２
−７コード）14以下の信号（14,9,12,15）については、
タイミングチャートである。
号（２−７コード）14は、変換の対応を示したもので、
実際にはエンコード時間に相当する遅れ時間を要するた
め、時間的に一致しないが、エンコーダの内部信号（２
−７コード）14以下の信号（14,9,12,15）については、
タイミングチャートである。
このような構成で前記アドレスマーク（２−７イリー
ガルパターン）15を生成することにより、前記エンコー
ダ２との回路の共通化等から、最小の回路規模で目的の
回路を実現することができる。
ガルパターン）15を生成することにより、前記エンコー
ダ２との回路の共通化等から、最小の回路規模で目的の
回路を実現することができる。
次に、第６図、第７図、第８図及び第９図により本発
明のアドレスマーク発生回路に適したアドレスマーク
（２−７イリーガルパターン）検出回路の具体例を説明
する。
明のアドレスマーク発生回路に適したアドレスマーク
（２−７イリーガルパターン）検出回路の具体例を説明
する。
第６図はアドレスマーク検出回路16の構成をブロック
図で表わしたものであり、読出された２−７コードリー
ドデータ22を一時蓄えるデコードシフトレジスタ17、こ
のデコードシフトレジスタ17の内容から２−７イリーガ
ルパターンを検出するイリーガルパターン検出回路18、
このイリーガルパターン検出回路18の出力をもとにアド
レスマーク検出（AMF）信号21を発生するAMF信号発生回
路19から成る。なお前記デコードシフトレジスタ17は、
２−７コードリードデータ22をNRZリードデータ23に変
更するデコード回路20と共用している。
図で表わしたものであり、読出された２−７コードリー
ドデータ22を一時蓄えるデコードシフトレジスタ17、こ
のデコードシフトレジスタ17の内容から２−７イリーガ
ルパターンを検出するイリーガルパターン検出回路18、
このイリーガルパターン検出回路18の出力をもとにアド
レスマーク検出（AMF）信号21を発生するAMF信号発生回
路19から成る。なお前記デコードシフトレジスタ17は、
２−７コードリードデータ22をNRZリードデータ23に変
更するデコード回路20と共用している。
第７図は前記デコードシフトレジスタ17とイリーガル
パターン検出回路18の内部回路を表わしたものであり、
読出された２−７コードリードデータ22は、内部第３ク
ロック24により、FF11からFF22に向かってシリアルに取
込まれる。FF11からFF22の内部状態が“100100000001"
となるとイリーガルパターン検出回路18は、２−７コー
ド１ビットに相当するパルスをイリーガルパターン検出
信号25として出力する。
パターン検出回路18の内部回路を表わしたものであり、
読出された２−７コードリードデータ22は、内部第３ク
ロック24により、FF11からFF22に向かってシリアルに取
込まれる。FF11からFF22の内部状態が“100100000001"
となるとイリーガルパターン検出回路18は、２−７コー
ド１ビットに相当するパルスをイリーガルパターン検出
信号25として出力する。
第８図はAMF信号発生回路19の内部回路を、第９図はA
MF信号発生回路19のタイミングチャートを示したもので
ある。
MF信号発生回路19のタイミングチャートを示したもので
ある。
第８図において、AMF信号発生回路19は、FF23,FF24,1
ビットカウンタC1,C2を主要構成要素としている。
ビットカウンタC1,C2を主要構成要素としている。
その動作を説明すると、読出し動作の制御を行なうリ
ードゲート（Read Gate）信号27がアクティブ（“H"）
になり、イリーガルパターン検出信号25が出力される
と、イリーガルパターン検出信号25は、内部第３クロッ
ク24と周期が同じで位相の反転した内部第４クロック26
でFF23にラッチされる。FF23の出力はゲート２段を通し
てAMF信号21を“H"にするとともにFF24を動作させ、FF2
4の出力は１ビットカウンタC1,C2を動作させる。内部第
３クロック24によるカウントアップが終り、C2の出力
（）が“L"になると、FF23およびFF24はリセットされ
て、AMF信号21は“L"になる。再びリードゲート27が
“L"から“H"になるまでこのリセット状態は続く。この
一連の動作のタイミングチャートは第９図に示す通りで
ある。
ードゲート（Read Gate）信号27がアクティブ（“H"）
になり、イリーガルパターン検出信号25が出力される
と、イリーガルパターン検出信号25は、内部第３クロッ
ク24と周期が同じで位相の反転した内部第４クロック26
でFF23にラッチされる。FF23の出力はゲート２段を通し
てAMF信号21を“H"にするとともにFF24を動作させ、FF2
4の出力は１ビットカウンタC1,C2を動作させる。内部第
３クロック24によるカウントアップが終り、C2の出力
（）が“L"になると、FF23およびFF24はリセットされ
て、AMF信号21は“L"になる。再びリードゲート27が
“L"から“H"になるまでこのリセット状態は続く。この
一連の動作のタイミングチャートは第９図に示す通りで
ある。
このような構成でアドレスマーク検出回路を実現すれ
ば、前記アドレスマーク発生回路で生成した２−７イリ
ーガルパターンを読出してアドレスマークを検出するこ
とができる。
ば、前記アドレスマーク発生回路で生成した２−７イリ
ーガルパターンを読出してアドレスマークを検出するこ
とができる。
［発明の効果］ 本発明によれば、NRZ信号の“8B"パターンを検出し、
“8B"のエンコード結果のビット“1"を１ヶ所ビット
“0"に変換し、２−７イリーガルパターンを生成するの
で、少ない回路規模で、不要なパターンを減らし、早期
にアドレスマーク検出信号の出力を可能とするアドレス
マークを書込むことができる。
“8B"のエンコード結果のビット“1"を１ヶ所ビット
“0"に変換し、２−７イリーガルパターンを生成するの
で、少ない回路規模で、不要なパターンを減らし、早期
にアドレスマーク検出信号の出力を可能とするアドレス
マークを書込むことができる。
第１図は本発明によるアドレスマーク発生回路を含む２
−７エンコーダの全体構成を示すブロック図、第２図は
第１図のエンコードシフトレジスタおよび“8B"パター
ン検出回路の具体例を示す回路図、第３図は本発明の２
−７イリーガルパターン発生回路の具体例を示す回路
図、第４図は第３図の２−７イリーガルパターン発生回
路のタイミングチャート、第５図は“8B"パターンから
アドレスマークを発生するまでの信号の変化とタイミン
グチャート、第６図はアドレスマーク検出回路の一例の
ブロック図、第７図および第８図は第６図の要部の具体
的な回路図、第９図は第８図の回路のタイミングチャー
トである。 １……エンコードシフトレジスタ ２……エンコーダ（変換手段） ３……“8B"パターン検出回路（検出手段） ４……２−７イリーガルパターン発生制御回路（制御手
段） ５……NRZ入力信号 ６……２−７コード出力信号 ７……内部第１クロック ８……内部第２クロック ９……“8B"パターン検出信号 10……ライトゲート信号 11……切換信号 12……ビット消去信号（アドレスマーク生成信号） 13……エンコーダ回路の一部 14……エンコーダの内部信号（２−７コード） 15……アドレスマーク出力信号 16……不要ビット 17……デコードシフトレジスタ 18……イリーガルパターン検出回路 19……AMF信号発生回路 20……デコーダ 21……AMF信号 22……２−７コードリードデータ 23……NRZリードデータ 24……第３クロック 25……イリーガルパターン検出信号 26……第４クロック 27……リードゲート
−７エンコーダの全体構成を示すブロック図、第２図は
第１図のエンコードシフトレジスタおよび“8B"パター
ン検出回路の具体例を示す回路図、第３図は本発明の２
−７イリーガルパターン発生回路の具体例を示す回路
図、第４図は第３図の２−７イリーガルパターン発生回
路のタイミングチャート、第５図は“8B"パターンから
アドレスマークを発生するまでの信号の変化とタイミン
グチャート、第６図はアドレスマーク検出回路の一例の
ブロック図、第７図および第８図は第６図の要部の具体
的な回路図、第９図は第８図の回路のタイミングチャー
トである。 １……エンコードシフトレジスタ ２……エンコーダ（変換手段） ３……“8B"パターン検出回路（検出手段） ４……２−７イリーガルパターン発生制御回路（制御手
段） ５……NRZ入力信号 ６……２−７コード出力信号 ７……内部第１クロック ８……内部第２クロック ９……“8B"パターン検出信号 10……ライトゲート信号 11……切換信号 12……ビット消去信号（アドレスマーク生成信号） 13……エンコーダ回路の一部 14……エンコーダの内部信号（２−７コード） 15……アドレスマーク出力信号 16……不要ビット 17……デコードシフトレジスタ 18……イリーガルパターン検出回路 19……AMF信号発生回路 20……デコーダ 21……AMF信号 22……２−７コードリードデータ 23……NRZリードデータ 24……第３クロック 25……イリーガルパターン検出信号 26……第４クロック 27……リードゲート
───────────────────────────────────────────────────── フロントページの続き (72)発明者 堀田 龍太郎 神奈川県横浜市戸塚区吉田町292番地 株式会社日立製作所マイクロエレクトロ ニクス機器開発研究所内 (72)発明者 児島 伸一 群馬県高崎市西横手町111番地 株式会 社日立製作所高崎工場内 (72)発明者 浦上 憲 群馬県高崎市西横手町111番地 株式会 社日立製作所高崎工場内 (72)発明者 渡辺 丘 東京都小平市上水本町1479番地 日立マ イクロコンピュータエンジニアリング株 式会社内 (72)発明者 吉野 良憲 東京都小平市上水本町1479番地 日立マ イクロコンピュータエンジニアリング株 式会社内 (56)参考文献 特開 昭64−23463（ＪＰ，Ａ)
Claims (2)
- 【請求項１】記録符号として２−7RLLコードを用いアド
レスマークに２−７イリーガルパターンを用いるデータ
記録システムにおいてアドレスマークとして２−７イリ
ーガルパターンを発生する方法であって、NRZ信号の１
バイトデータ“8B"から２−７イリーガルパターンを生
成することを特徴とするアドレスマーク発生方法。 - 【請求項２】記録符号として２−7RLLコードを用いアド
レスマークに２−７イリーガルパターンを用いるデータ
記録システムにおいてアドレスマークとして２−７イリ
ーガルパターンを発生する回路であって、NRZ信号の１
バイトデータ“8B"を検出する検出手段と、前記NRZ信号
の１バイトデータ“8B"を２−7RLLコードに変換する変
換手段と、前記検出手段の出力に従って、前記NRZ信号
の１バイトデータ“8B"に対応する２−7RLLコードを前
記２−７イリーガルパターンに変形する制御手段とを備
えることを特徴とするアドレスマーク発生回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63072544A JP2713574B2 (ja) | 1988-03-26 | 1988-03-26 | アドレスマーク発生方法および回路 |
| KR1019890003208A KR920002576B1 (ko) | 1988-03-26 | 1989-03-15 | 데이타 기록시스템에서의 어드레스 마크발생방법 및 그 장치 |
| US07/327,757 US5062011A (en) | 1988-03-26 | 1989-03-23 | Address mark generating method and its circuit in a data memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63072544A JP2713574B2 (ja) | 1988-03-26 | 1988-03-26 | アドレスマーク発生方法および回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01245465A JPH01245465A (ja) | 1989-09-29 |
| JP2713574B2 true JP2713574B2 (ja) | 1998-02-16 |
Family
ID=13492406
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63072544A Expired - Lifetime JP2713574B2 (ja) | 1988-03-26 | 1988-03-26 | アドレスマーク発生方法および回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5062011A (ja) |
| JP (1) | JP2713574B2 (ja) |
| KR (1) | KR920002576B1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5420730A (en) * | 1990-08-17 | 1995-05-30 | Moon; Ronald R. | Servo data recovery circuit for disk drive having digital embedded sector servo |
| US5243471A (en) * | 1991-01-10 | 1993-09-07 | Hewlett-Packard Company | Method and apparatus for detecting a start of data position in differing tracks |
| JP3395210B2 (ja) * | 1992-06-30 | 2003-04-07 | ソニー株式会社 | 同期信号検出器及び同期信号検出方法 |
| JP3428039B2 (ja) * | 1992-06-30 | 2003-07-22 | ソニー株式会社 | 同期信号検出器、同期信号検出方法及び復号化装置 |
| US5424881A (en) * | 1993-02-01 | 1995-06-13 | Cirrus Logic, Inc. | Synchronous read channel |
| JP3127655B2 (ja) * | 1993-03-22 | 2001-01-29 | ソニー株式会社 | 変調装置及び復調装置 |
| DE69327053T2 (de) * | 1993-09-21 | 2000-02-24 | St Microelectronics Srl | Hochfrequenz Dekodierer mit Pipeline-Struktur für lauflängenbegrenzte Daten |
| DE69330957T2 (de) * | 1993-11-10 | 2002-04-04 | St Microelectronics Srl | Programmierbarer RLL/NRZ-Dekoder für Einzel-/Doppel-Ausgangsdatenströme |
| US5892496A (en) * | 1995-12-21 | 1999-04-06 | Advanced Micro Devices, Inc. | Method and apparatus for displaying grayscale data on a monochrome graphic display |
| KR100383640B1 (ko) * | 1996-05-08 | 2003-07-18 | 삼성전자주식회사 | 자기디스크 드라이브에서 피크 쉬프트 및 진폭 저하를최소화하기위한방법 |
| US7142134B2 (en) * | 2005-02-01 | 2006-11-28 | Hitachi Global Storage Technologies Netherlands B.V. | Techniques for generating modulation codes using running substitutions |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3471830A (en) * | 1964-04-01 | 1969-10-07 | Bell Telephone Labor Inc | Error control system |
| US3689899A (en) * | 1971-06-07 | 1972-09-05 | Ibm | Run-length-limited variable-length coding with error propagation limitation |
| US4697167A (en) * | 1983-09-19 | 1987-09-29 | Storage Technology Corporation | Sync pattern encoding system for data sectors written on a storage medium |
| US4819153A (en) * | 1985-06-05 | 1989-04-04 | Plus Development Corporation | Microprocessor controlled rigid disk file subsystem |
| US4757406A (en) * | 1985-09-13 | 1988-07-12 | Rodime Plc | High capacity disk drive |
| JPS62121967A (ja) * | 1985-11-22 | 1987-06-03 | Hitachi Ltd | 磁気記憶装置 |
| US4752841A (en) * | 1986-12-19 | 1988-06-21 | Eastman Kodak Company | Address mark encoding for a record storage medium |
| JPS6423463A (en) * | 1987-07-20 | 1989-01-26 | Tokico Ltd | Magnetic disk device |
-
1988
- 1988-03-26 JP JP63072544A patent/JP2713574B2/ja not_active Expired - Lifetime
-
1989
- 1989-03-15 KR KR1019890003208A patent/KR920002576B1/ko not_active IP Right Cessation
- 1989-03-23 US US07/327,757 patent/US5062011A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5062011A (en) | 1991-10-29 |
| KR920002576B1 (ko) | 1992-03-30 |
| JPH01245465A (ja) | 1989-09-29 |
| KR890015198A (ko) | 1989-10-28 |
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