JP2002084197A - デジタル変調器 - Google Patents

Abstract

(57)【要約】 【課題】入力データ列にコマンド発行部が発行したコマ
ンドを付加して供給することにより、制御コマンドとデ
ータ列との同期を容易に確保する。 【解決手段】入力データに同期コードフラグを付加して
入力データ列を出力するデータ入力部１００と、該デー
タ入力部の出力信号を記録に適した信号に変調する変調
部２００，３００，４００と、データ入力部および変調
部の動作タイミング信号を生成するタイミング生成部、
並びにデータ入力部および変調部に供給するコマンドを
生成するコマンド発行部を備えた変調器制御部５００か
らなるデジタル変調器において、前記データ入力部は前
記コマンド発行部が生成したコマンドを前記入力データ
列に付加し、データ入力部および変調部は自身に対する
コマンドを検出し該コマンドに対応する処理を実行す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はデジタル変調器にか
かり、特に入力データとコマンド間の同期合わせを容易
にしたデジタル変調器に関する。

【０００２】

【従来の技術】特開平１０−２３３６９０号公報には、
８−１６変調方式を用いて変調した信号をデジタル・バ
ーサタイル・ディスク（ＤＶＤ）に記録するデジタル変
調器が示されている。

【０００３】図４は従来のデジタル変調器の一例の概略
構成を示す図である。図において、１０はソースデータ
出力部であり、外部から入力データを受信し、受信した
入力データに内部で生成した同期コードを付加して入力
データ列として出力する。２０はストリーム生成選択
部、２１はＤＣＣ（ＤＣ ｃｏｍｐｏｎｅｎｔ ｓｕｐ
ｐｒｅｓｓ Ｃｏｎｔｒｏｌ）検出部であり、データ入
力部１０が出力したデータ列にＤＣＣ点が存在するか否
かを検出し、検出結果を選択部２３に供給する。２２は
ＤＳＶ（Ｄｅｇｉｔａｌ Ｓｕｍ Ｖａｌｕｅ）演算部
であり、入力データ列から構成した２本の符号語列の各
累積ＤＳＶ値を演算する。２３は選択部であり、前記累
積ＤＳＶ値をもとに前記２本の符号語列のうち零に近い
ＤＳＶ値を有する符号語列を選択する。３０はメモリ部
であり、データ入力部１０の出力データ列、および前記
選択部２３が選択した符号語列を例えば１フレーム分一
時保管する。４０は符号変換部であり、メモリ部３０か
らデータを読み出し、読み出したデータを内部に蓄積し
た変換テーブルを用いて符号語に変換し、変換した符号
語を変調符号語列として外部に送出する。５０は変調器
制御部、５１は変調器各部（データ入力部、ストリーム
生成選択部、メモリ部、符号変換部）に供給するタイミ
ング信号を生成するタイミング信号生成部、５２は変調
器各部に供給するコマンドを発行するコマンド発行部、
５３はタイミング信号およびコマンドを供給するバスで
ある。

【０００４】データ入力部１０から出力した前記入力デ
ータ列はメモリ部３０に書き込む。ストリーム生成選択
部２０は前記２本の符号語列を生成した場合における各
符号語列のＤＳＶ値を求め、ＤＳＶ値の少ない符号語列
を選択し、メモリ部３０に書き込む。符号変換部４０は
メモリ部１０から読み出した前記選択結果に基づいて、
メモリ部１０から読み出したデータを入力データ列に対
応した符号語列に変換する。

【０００５】前記デジタル変調器を構成する各要素はパ
イプライン構造の一要素を構成しており、各要素はバイ
トクロック毎に順次動作して、処理済のデータ順次後続
する要素に転送する。

【０００６】

【発明が解決しようとする課題】前記従来技術において
は、前記各要素を構成するレジスタの初期化、動作モー
ドの設定は、コマンド発行部５２がコマンドを発行して
行う。コマンドを発行する際、前記各要素はパイプライ
ン構造をなしているため、各要素へのコマンドは各要素
固有の遅延時間を考慮し、各要素が処理するデータとの
同期をとって供給することが必要である。このため変調
器制御部の処理が複雑化する。

【０００７】本発明は前記問題点に鑑みてなされたもの
で、制御コマンドとデータ列との同期を容易に確保でき
るデジタル変調器を提供する。

【０００８】

【課題を解決するための手段】本発明は、上記の課題を
解決するために次のような手段を採用した。

【０００９】入力データに同期コードフラグを付加して
入力データ列として出力するデータ入力部と、該データ
入力部の出力信号を記録に適した信号に変調する変調部
と、前記データ入力部および前記変調部の動作タイミン
グ信号を生成するタイミング生成部並びに前記データ入
力部および前記変調部に供給するコマンドを生成するコ
マンド発行部を備えた変調器制御部からなるデジタル変
調器において、前記データ入力部は前記コマンド発行部
が生成したコマンドを前記入力データ列に付加し、前記
データ入力部および前記変調部は自身に対するコマンド
を検出し該コマンドに対応する処理を実行する。

【００１０】

【発明の実施の形態】以下に本発明の実施形態を図１な
いし図３を用いて説明する。図１は本発明の実施形態に
かかるデジタル変調器を示す図、図２はデータ入力部が
出力する入力データ列を示す図、図３は前記入力データ
列の詳細を示す図である。

【００１１】図１において、１００はデータ入力部であ
り、外部から入力データを受信し、受信した入力データ
に内部で生成した同期コードを付加して入力データ列と
して出力する。１５０は変調部であり、ストリーム生成
選択部、メモリ部、符号変換部を備える。２００はスト
リーム生成選択部、２０１はＤＣＣ（ＤＣ ｃｏｍｐｏ
ｎｅｎｔ ｓｕｐｐｒｅｓｓ Ｃｏｎｔｒｏｌ）検出部
であり、データ入力部１００が出力したデータ列にＤＣ
Ｃ点が存在するか否かを検出し、検出結果を選択部２０
３に供給する。２０２はＤＳＶ演算部であり、入力デー
タ列から構成した２本の符号語列の各累積ＤＳＶ値を演
算する。２０３は選択部であり、前記累積ＤＳＶ値をも
とに前記２本の符号語列のうち零に近いＤＳＶ値を有す
る符号語列を選択する。３００はメモリ部であり、デー
タ入力部１００の出力データ列、および前記選択部２０
３が選択した符号語列を例えば１フレーム分一時保管す
る。４００は符号変換部であり、メモリ部３００からデ
ータを読み出し、読み出したデータを内部に蓄積した変
換テーブルを用いて符号語に変換し、変換した符号語を
変調符号語列として外部に送出する。５００は変調器制
御部、５０１はデータ入力部１００および変調部各部に
供給するタイミング信号を生成するタイミング信号生成
部、５０２はデータ入力部１００および変調部各部に供
給するコマンドを発行するコマンド発行部である。

【００１２】また、前記データ入力部１００、ストリー
ム生成選択部２００、メモリ部３００および符号変換部
４００はコマンド発行部５０２が発行した自己宛てのコ
マンドを解読して実行する図示しない解読装置（演算処
理部）を備える。

【００１３】変調器制御部５００はデータ入力部１００
に一定周期で同期コード挿入するための同期コード挿入
信号を供給する。データ入力部１００は内部で生成した
同期コードを前記同期コード挿入信号に基づいて入力デ
ータ列に挿入する。データ入力部１００の出力信号は図
２に示すように同期コードフラグＳ０，Ｓ１およびデー
タ列Ｄ０ないしＤｎをからなる。入力データに同期コー
ドを付加した入力データ列はメモリ部３００およびスト
リーム生成選択部２００に供給する。ストリーム生成選
択部２００において、ＤＣＣ検出部２０１はデータ入力
部１００が出力したデータ列にＤＣＣ点が存在するか否
かを検出する。２０２はＤＳＶ演算部であり、データ列
から構成した２本の符号語列の各累積ＤＳＶ値を演算す
る。２０３は選択部であり、前記累積ＤＳＶ値をもとに
前記２本の符号語列のうち、ＤＳＶ値がより少ない方を
選択して、メモリ部３００に出力する。

【００１４】符号変換部４００はメモリ部３００に一時
蓄積したデータを読み出し、読み出したデータを内部に
蓄積した変換テーブルを用いて符号語に変換し、変換し
た符号語を変調符号語列として外部に送出する。

【００１５】デジタル変調器を構成する各部の図示しな
いレジスタを初期化する場合あるいは所定値にセットす
る場合、またはデジタル変調器の動作モードをデバッグ
モード等の特殊なモードに変更する場合、コマンド発行
部５０２は事前に定義したコマンドを発行する。発行し
たコマンドは次回の同期コード挿入信号供給時に同期コ
ード挿入信号とともにデータ入力部１００に供給され、
これらの信号を受信したデータ入力部１００は前記コマ
ンドを同期コードフラグの下位ビットに格納して入力デ
ータ列とする。

【００１６】図３は前記入力データ列の１データスロッ
ト分の詳細を示す図である。図において（ａ）は同期フ
ラグＳ０、Ｓ１およびコマンドの詳細を示す図であり、
ビット７および６は同期フラグ、ビット４ないしビット
０はコマンドを示す。図（ｂ）はデータ列Ｄ０ないしＤ
ｎの詳細を示す図である。

【００１７】図に示すように、１データスロットはビッ
ト０ないしビット８の９ビット構成であり、ビット８は
データおよびフラグの識別フラグであり、図（ａ）に示
すようにビット８が「１」であればビット７ないしビッ
ト０は同期フラグあるいはコマンドであり、図（ｂ）に
示すようにビット８が「０」であればビット７ないしビ
ット０はデータであることを示す。

【００１８】コマンド発行部５０２が発行したコマンド
を含む入力データ列はデータ入力部１００を介してスト
リーム生成選択部２００、メモリ部３３０および符号変
換部４００に供給される。前記コマンドを受信したデー
タ入力部１００、ストリーム生成選択部２００、メモリ
部３００および符号変換部４００はコマンド発行部５０
２が発行した自己宛てのコマンドを解読して、コマンド
が指定した処理を実行する。

【００１９】例えば、前記コマンドのコマンドコードが
「０ｘ０１」である場合は、データ入力部１００はその
出力を「０」にする。このとき他の処理ブロックはこの
コマンドを無視する。また、コマンドコードが「０ｘ０
２」である場合は、データ入力部１００は０からインク
リメントしたインクリメントデータを出力する。このと
き他の処理ブロックはこのコマンドを無視する。また、
コマンドデータが「０ｘ１１」の場合は、符号変換部４
００は出力を停止する。このとき他の処理ブロックはこ
のコマンドを無視する。また、コマンドコードが「０ｘ
１９」の場合は、ストリーム生成選択部２００のＤＳＶ
演算部２０２内のレジスタをリセットする。このとき他
の処理ブロックはこのコマンドを無視する。このよう
に、本実施形態によれば、データ入力部１００は入力デ
ータ列にコマンド発行部５０２が発行したコマンドを付
加して変調部１５０に供給し、データ入力部１００、お
よび変調部１５０のストリーム生成部２００、メモリ部
３００、符号変換部４００はそれぞれ自身に対するコマ
ンドを検出し対応する処理を実行するので、制御コマン
ドとデータ列との同期を容易に確保できる

【００２０】

【発明の効果】以上説明したように本発明によれば、入
力データ列にコマンド発行部が発行したコマンドを付加
するので、制御コマンドとデータ列との同期を容易に確
保できるデジタル変調器を提供することができる。

【図面の簡単な説明】

【図１】本発明の実施形態にかかるデジタル変調器を示
す図である。

【図２】データ入力部の出力する入力データ列を示す図
である。

【図３】入力データ列の詳細を示す図である。

【図４】従来のデジタル変調器を示す図である。

【符号の説明】 １０，１００ データ入力部 ２０，２００ ストリーム生成選択部 ２１，２０１ ＤＣＣ検出部 ２２，２０２ ＤＳＶ演算部 ２３，２０３ 選択部 ３０．３００ メモリ部 ４０，４００ 符号変換部 ５０，５００ 変調器制御部 ５１，５０１ タイミング生成部 ５２，５０２ コマンド発行部

Claims (2)

【特許請求の範囲】
1. 【請求項１】 入力データに同期コードフラグを付加し
   て入力データ列として出力するデータ入力部と、 該データ入力部の出力信号を記録に適した信号に変調す
   る変調部と、 前記データ入力部および前記変調部の動作タイミング信
   号を生成するタイミング生成部並びに前記データ入力部
   および変調部に供給するコマンドを生成するコマンド発
   行部を備えた変調器制御部からなるデジタル変調器にお
   いて、 前記データ入力部は入力データ列に前記コマンド発行部
   が生成したコマンドを付加するとともに、前記データ入
   力部および前記変調部は自身に対するコマンドを検出し
   対応する処理を実行する演算処理部を備えたことを特徴
   とするデジタル変調器。
2. 【請求項２】 請求項１の記載において、前記演算処理
   部はパイプライン構造であることを特徴とするデジタル
   変調器。