JP3054787B2 - 可変長符号の復号装置 - Google Patents
可変長符号の復号装置Info
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- JP3054787B2 JP3054787B2 JP3221621A JP22162191A JP3054787B2 JP 3054787 B2 JP3054787 B2 JP 3054787B2 JP 3221621 A JP3221621 A JP 3221621A JP 22162191 A JP22162191 A JP 22162191A JP 3054787 B2 JP3054787 B2 JP 3054787B2
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Description
【０００１】
【産業上の利用分野】本発明は、可変長符号を解読する
復号装置に関する。
復号装置に関する。
【０００２】
【従来の技術】従来、復号テーブルを用いて可変長符号
を解読する復号装置としては、例えば、図５に示すもの
があった。図において、並列／直列変換器５０１は可変
長符号のビット列の１６ビット毎のパラレルデータを１
ビット毎のシリアルデータに変換し、復号テーブル５０
２は前記並列／直列変換器５０１の出力データと後記ラ
ッチ回路５０３の出力データを入力して可変長符号の解
読を行い、ラッチ回路５０３は前記復号テーブル５０２
から出力される、後記復号状態５０７を１クロック遅延
させ、クロック制御回路５０４は前記復号テーブルから
出力される、後記復号完了フラグ５０６をもとに前記直
列／並列変換器５０１と前記ラッチ回路５０４のクロッ
ク等を制御する。また、事象５０５は復号終了時に前記
復号テーブル５０２から出力されるデータ、復号完了フ
ラグ５０６は前記復号テーブル５０２からクロック毎に
出力され、復号完了時に有意となるフラグ、復号状態５
０７は前記復号テーブル５０２からクロック毎に出力さ
れ、前記ラッチ回路５０３に入力、または、ラッチ回路
５０３から出力される状態信号である。
を解読する復号装置としては、例えば、図５に示すもの
があった。図において、並列／直列変換器５０１は可変
長符号のビット列の１６ビット毎のパラレルデータを１
ビット毎のシリアルデータに変換し、復号テーブル５０
２は前記並列／直列変換器５０１の出力データと後記ラ
ッチ回路５０３の出力データを入力して可変長符号の解
読を行い、ラッチ回路５０３は前記復号テーブル５０２
から出力される、後記復号状態５０７を１クロック遅延
させ、クロック制御回路５０４は前記復号テーブルから
出力される、後記復号完了フラグ５０６をもとに前記直
列／並列変換器５０１と前記ラッチ回路５０４のクロッ
ク等を制御する。また、事象５０５は復号終了時に前記
復号テーブル５０２から出力されるデータ、復号完了フ
ラグ５０６は前記復号テーブル５０２からクロック毎に
出力され、復号完了時に有意となるフラグ、復号状態５
０７は前記復号テーブル５０２からクロック毎に出力さ
れ、前記ラッチ回路５０３に入力、または、ラッチ回路
５０３から出力される状態信号である。
【０００３】次に、動作について説明する。本来、可変
長符号のビット列は文字どおり可変長であるためバイ
ト、あるいは、ワードといった概念はないが、通常、可
変長符号のビット列を格納、転送するメモリ、あるい
は、可変長符号を処理するプロセッサのデータ幅からの
制限により、１バイト、あるいは、数バイト単位で扱う
ことが多い。したがって、以下では、可変長符号のビッ
ト列が１６ビット（２バイト）を単位に、復号装置に入
力される場合を例にとる。また、図６、図７に示した符
号系に従った、図８の符号化データを用いて説明を行
う。なお、図７は図６で示した符号の構成を示したもの
であり、便宜上、それぞれの分岐点をＳ０〜Ｓ１１と
し、以下では、これらをツリー復号状態と呼ぶ。
長符号のビット列は文字どおり可変長であるためバイ
ト、あるいは、ワードといった概念はないが、通常、可
変長符号のビット列を格納、転送するメモリ、あるい
は、可変長符号を処理するプロセッサのデータ幅からの
制限により、１バイト、あるいは、数バイト単位で扱う
ことが多い。したがって、以下では、可変長符号のビッ
ト列が１６ビット（２バイト）を単位に、復号装置に入
力される場合を例にとる。また、図６、図７に示した符
号系に従った、図８の符号化データを用いて説明を行
う。なお、図７は図６で示した符号の構成を示したもの
であり、便宜上、それぞれの分岐点をＳ０〜Ｓ１１と
し、以下では、これらをツリー復号状態と呼ぶ。
【０００４】さて、図５において、１６ビット毎に区切
られた可変長符号のビット列は、まず、直列／並列変換
器５０１に入力されて、本来のシリアルビット列とな
り、１ビットずつクロックに同期して復号テーブル５０
２に入力される。一方、復号テーブル５０２の初期状態
においては、事象５０５が無意、復号完了フラグ５０６
が非完了、復号状態５０７が無意であり、また、ラッチ
回路５０３は初期を示す復号状態５０７（ツリー復号状
態Ｓ０）を出力している。この初期状態において、図８
に示した符号データの先頭ビット”０”が入力される
と、復号テーブル５０２は、まず、復号状態５０７（ツ
リー復号状態Ｓ０）によって符号の先頭ビットであるこ
とを認識すると同時に、そのデータが”０”である
か、”１”であるかを認識し、もし、入力された１ビッ
トのデータに等しい符号が存在するならば、復号完了フ
ラグ５０６を完了、復号状態５０７をツリー復号状態Ｓ
０にして復号した事象５０５を出力する。しかしなが
ら、現在入力されている”０”という符号は図６の符号
表には存在しないので、ここでは復号状態５０７として
ツリー復号状態Ｓ１が出力され、復号完了フラグを非完
了のままとし、直列／並列変換器５０１から次の１ビッ
トが入力される。なお、ラッチ回路５０３は、前述の通
り、復号テーブル５０２から出力される復号状態５０７
を１クロックだけ遅延させるためのもので、これによ
り、新たな１ビットが入力されるのと同期して、ひとつ
前の復号状態５０７を入力することができる。ここで
は、２ビット目のデータ”０”が入力されるのと同時
に、Ｓ１が入力される。復号テーブル５０２は、現在、
図７に示した符号ツリーにおけるツリー復号状態Ｓ１に
いて、かつ、２ビット目データ”０”が入力されたの
で、ツリー復号状態Ｓ２に遷移する。
られた可変長符号のビット列は、まず、直列／並列変換
器５０１に入力されて、本来のシリアルビット列とな
り、１ビットずつクロックに同期して復号テーブル５０
２に入力される。一方、復号テーブル５０２の初期状態
においては、事象５０５が無意、復号完了フラグ５０６
が非完了、復号状態５０７が無意であり、また、ラッチ
回路５０３は初期を示す復号状態５０７（ツリー復号状
態Ｓ０）を出力している。この初期状態において、図８
に示した符号データの先頭ビット”０”が入力される
と、復号テーブル５０２は、まず、復号状態５０７（ツ
リー復号状態Ｓ０）によって符号の先頭ビットであるこ
とを認識すると同時に、そのデータが”０”である
か、”１”であるかを認識し、もし、入力された１ビッ
トのデータに等しい符号が存在するならば、復号完了フ
ラグ５０６を完了、復号状態５０７をツリー復号状態Ｓ
０にして復号した事象５０５を出力する。しかしなが
ら、現在入力されている”０”という符号は図６の符号
表には存在しないので、ここでは復号状態５０７として
ツリー復号状態Ｓ１が出力され、復号完了フラグを非完
了のままとし、直列／並列変換器５０１から次の１ビッ
トが入力される。なお、ラッチ回路５０３は、前述の通
り、復号テーブル５０２から出力される復号状態５０７
を１クロックだけ遅延させるためのもので、これによ
り、新たな１ビットが入力されるのと同期して、ひとつ
前の復号状態５０７を入力することができる。ここで
は、２ビット目のデータ”０”が入力されるのと同時
に、Ｓ１が入力される。復号テーブル５０２は、現在、
図７に示した符号ツリーにおけるツリー復号状態Ｓ１に
いて、かつ、２ビット目データ”０”が入力されたの
で、ツリー復号状態Ｓ２に遷移する。
【０００５】以上のような動作を繰り返し、図８のデー
タにおける７ビット目が入力される状態になったと仮定
する。即ち、この時、復号テーブル５０２に対する入力
はシリアルデータが”１”であり、復号状態５０７がツ
リー復号状態Ｓ６である。図６、および、図７から、こ
の時、事象５０５としてＢが復号、出力され、復号完了
フラグ５０６が完了となるとともに、復号状態５０７と
してツリー復号状態Ｓ０が出力される。これによって、
１つの符号の復号が終了し、初期状態にもどる。次の符
号を復号する時は、図７における符号ツリーのツリー復
号状態Ｓ０から、再び、上記と同様の動作が繰り返され
る。
タにおける７ビット目が入力される状態になったと仮定
する。即ち、この時、復号テーブル５０２に対する入力
はシリアルデータが”１”であり、復号状態５０７がツ
リー復号状態Ｓ６である。図６、および、図７から、こ
の時、事象５０５としてＢが復号、出力され、復号完了
フラグ５０６が完了となるとともに、復号状態５０７と
してツリー復号状態Ｓ０が出力される。これによって、
１つの符号の復号が終了し、初期状態にもどる。次の符
号を復号する時は、図７における符号ツリーのツリー復
号状態Ｓ０から、再び、上記と同様の動作が繰り返され
る。
【０００６】以上の動作タイムチャートを示したものが
図９である。図からわかるように、事象Ｂ，Ａ，Ｄ，Ｋ
を復号するのに要する時間は、それぞれ、７、５、４、
１０サイクルとなる。
図９である。図からわかるように、事象Ｂ，Ａ，Ｄ，Ｋ
を復号するのに要する時間は、それぞれ、７、５、４、
１０サイクルとなる。
【０００７】
【発明が解決しようとする課題】従来の可変長符号の復
号装置は、上記のように構成されていたので、例えば、
１ビットの符号を復号する場合は１サイクル、７ビット
の符号を復号する場合は７サイクルというように、復号
する符号長によって処理時間が変化するという問題点が
あった。このため、復号装置としての処理能力を的確に
把握することがむづかしく、復号装置を含むシステム全
体の設計時において、最悪の場合を考慮しない現実的な
レベルでの設計しか行なうことができなかった。さら
に、具体的には、例えば、画像符号化に可変長符号を用
い、リアルタイムに復号しながら表示を行う画像システ
ムなどでは処理遅延を計算できないため、符号データを
復号装置に転送する時にバッファなどが必要となり、符
号データ転送制御が非常に複雑になってしまっていた。
号装置は、上記のように構成されていたので、例えば、
１ビットの符号を復号する場合は１サイクル、７ビット
の符号を復号する場合は７サイクルというように、復号
する符号長によって処理時間が変化するという問題点が
あった。このため、復号装置としての処理能力を的確に
把握することがむづかしく、復号装置を含むシステム全
体の設計時において、最悪の場合を考慮しない現実的な
レベルでの設計しか行なうことができなかった。さら
に、具体的には、例えば、画像符号化に可変長符号を用
い、リアルタイムに復号しながら表示を行う画像システ
ムなどでは処理遅延を計算できないため、符号データを
復号装置に転送する時にバッファなどが必要となり、符
号データ転送制御が非常に複雑になってしまっていた。
【０００８】本発明では、上記の点を考慮し、１つの符
号の復号処理時間を一定にすることを目的としている。
号の復号処理時間を一定にすることを目的としている。
【０００９】
【課題を解決するための手段】本発明は、復号テーブル
入力の前段に、最大符号長以上のビット数の縦続接続さ
れた記憶手段を少なくとも２個以上設けるとともに、前
記縦続接続された記憶手段の最終出力の任意のビット位
置から、連続した最大符号長分のデータを選択する選択
回路を設け、データがとぎれることなく復号テーブルに
供給されるよう構成したものである。
入力の前段に、最大符号長以上のビット数の縦続接続さ
れた記憶手段を少なくとも２個以上設けるとともに、前
記縦続接続された記憶手段の最終出力の任意のビット位
置から、連続した最大符号長分のデータを選択する選択
回路を設け、データがとぎれることなく復号テーブルに
供給されるよう構成したものである。
【００１０】
【実施例】以下、この発明の実施例について図面を参照
しながら説明する。
しながら説明する。
【００１１】図１は本発明の一実施例における可変長符
号の復号装置のブロック図を示したものである。図にお
いて、データ変換器１０１は可変長符号のビット列の１
６ビット毎のパラレルデータを最大符号長である１０ビ
ット毎のパラレルデータに変換し、記憶手段１０２ａ，
および、１０２ｂは縦続接続され、前記データ変換器１
０１の出力データを順次記憶し、選択回路１０３は前記
記憶手段１０２ａ，および、１０２ｂの出力データ２０
ビットの内、記憶手段１０２ｂの出力の任意のビットか
ら、連続した最大符号長に等しいビット数のデータを選
択し、復号テーブル１０４は前記選択回路の出力データ
を入力して可変長符号の解読を行ない、クロック制御回
路１０５は前記復号テーブル１０４から出力される、後
記符号長１０７をもとに前記記憶手段１０２ａ，およ
び、１０２ｂのクロック等を制御する。また、事象１０
６は前記復号テーブル１０４から出力される、解読後の
事象データ、符号長１０７は前記復号テーブル１０４に
よって解読された事象１０６の符号長である。
号の復号装置のブロック図を示したものである。図にお
いて、データ変換器１０１は可変長符号のビット列の１
６ビット毎のパラレルデータを最大符号長である１０ビ
ット毎のパラレルデータに変換し、記憶手段１０２ａ，
および、１０２ｂは縦続接続され、前記データ変換器１
０１の出力データを順次記憶し、選択回路１０３は前記
記憶手段１０２ａ，および、１０２ｂの出力データ２０
ビットの内、記憶手段１０２ｂの出力の任意のビットか
ら、連続した最大符号長に等しいビット数のデータを選
択し、復号テーブル１０４は前記選択回路の出力データ
を入力して可変長符号の解読を行ない、クロック制御回
路１０５は前記復号テーブル１０４から出力される、後
記符号長１０７をもとに前記記憶手段１０２ａ，およ
び、１０２ｂのクロック等を制御する。また、事象１０
６は前記復号テーブル１０４から出力される、解読後の
事象データ、符号長１０７は前記復号テーブル１０４に
よって解読された事象１０６の符号長である。
【００１２】次に、前記従来例の場合と同様に、図６、
および、図７に示した符号系に従った、図８の符号デー
タを用いて、動作について説明する。なお、本発明にお
いては、図７におけるツリー復号状態Ｓ０〜Ｓ１１とい
う概念は不用である。
および、図７に示した符号系に従った、図８の符号デー
タを用いて、動作について説明する。なお、本発明にお
いては、図７におけるツリー復号状態Ｓ０〜Ｓ１１とい
う概念は不用である。
【００１３】さて、まず、符号データ列から成る１６ビ
ット単位のビット列はデータ変換器１０１によって１０
ビット単位のビット列に変換される。この変換の様子を
示したものが図２である。続いて、図３は本発明の実施
例における動作タイムチャートを示したものである。図
において、サイクルＴ１の状態では、図８の符号データ
がデータ変換器１０１によって１０ビット毎のデータに
分割された後、先頭からそれぞれ記憶手段１０２ａ，１
０２ｂの順に記憶され、かつ、そのうちの記憶手段１０
２ｂのデータがそのまま選択回路１０３によって選択さ
れて、復号テーブル１０４に入力された初期状態を示し
ている。この時、復号テーブル１０４は、１サイクル時
間で入力データの上位ビットから解読し、上位７ビット
のデータを事象Ｂと認識するとともに、その符号長１０
７として７が出力され、クロック制御回路１０５に入力
される。クロック制御回路１０５では、記憶手段１０２
ａ，１０２ｂのデータのうち、次に選択する１０ビット
データの先頭がどこであるかを前記符号長１０７より計
算し、前記選択回路１０３に通知する。なお、この時、
記憶手段１０２ｂのデータがすでに復号を終えていた場
合には、同時に、データ変換回路１０１から記憶手段１
０２ａへ、また記憶手段１０２ａから１０２ｂへ次の１
０ビットデータを取り込みラッチさせるよう制御する
が、現時点では、その対象はないので記憶手段１０２
ａ，１０２ｂに対するクロックの入力は行なわれない。
さて、前記クロック制御回路１０５によって制御された
選択回路１０３は、サイクルＴ２の状態では、記憶手段
１０２ｂの下位３ビットと記憶手段１０２ａの上位７ビ
ットを選択し、合計１０ビットとして、復号テーブル１
０４への入力とする。この時、復号テーブル１０４は、
１サイクル時間で入力データの上位ビットから解読し、
上位５ビットのデータを事象Ａと認識し、事象１０６を
出力するとともに、その符号長１０７として５が出力さ
れる。この時には、記憶手段１０２ｂのデータの復号は
終わっているので、クロック制御回路１０５は、データ
変換回路１０１、記憶手段１０２ａ、および１０２ｂに
それぞれ各々次の１０ビットデータを取り込みラッチさ
せるよう制御する。次に、サイクルＴ３では、クロック
制御回路１０５が、前記と同様に、符号長から計算し
た、次の１０ビットの先頭を選択回路１０３に指示し、
記憶手段１０２ｂの下位８ビットと記憶手段１０２ａの
上位２ビットの合計１０ビットが選択回路１０３によっ
て選択され、復号テーブル１０４に入力される。以後、
同様にして、記憶手段１０２ａ，１０２ｂの順にデータ
が進行され、事象１０６としてＤ，Ｋ，Ｆ，Ｅが順に解
読されていく。以上の、従属接続された記憶手段１０２
ａ，１０２ｂ、および、選択回路１０３の動作を示した
ものが図４である。図中、斜線で示した部分は各事象の
可変長データに相当する部分であり、これらは、１つの
記憶手段内だけにある場合と、２つの記憶手段にまたが
る場合とがある。しかし、いづれにしても、記憶手段の
データ幅は最大符号長に等しいため、１つの事象の可変
長データが２つの記憶手段を越えることはない。したが
って、いかなる場合であっても、データ変換回路１０１
から記憶手段１０２ａ、１０２ｂへのデータ転送は、復
号テーブル１０４における復号動作と同時に行なうこと
ができる。
ット単位のビット列はデータ変換器１０１によって１０
ビット単位のビット列に変換される。この変換の様子を
示したものが図２である。続いて、図３は本発明の実施
例における動作タイムチャートを示したものである。図
において、サイクルＴ１の状態では、図８の符号データ
がデータ変換器１０１によって１０ビット毎のデータに
分割された後、先頭からそれぞれ記憶手段１０２ａ，１
０２ｂの順に記憶され、かつ、そのうちの記憶手段１０
２ｂのデータがそのまま選択回路１０３によって選択さ
れて、復号テーブル１０４に入力された初期状態を示し
ている。この時、復号テーブル１０４は、１サイクル時
間で入力データの上位ビットから解読し、上位７ビット
のデータを事象Ｂと認識するとともに、その符号長１０
７として７が出力され、クロック制御回路１０５に入力
される。クロック制御回路１０５では、記憶手段１０２
ａ，１０２ｂのデータのうち、次に選択する１０ビット
データの先頭がどこであるかを前記符号長１０７より計
算し、前記選択回路１０３に通知する。なお、この時、
記憶手段１０２ｂのデータがすでに復号を終えていた場
合には、同時に、データ変換回路１０１から記憶手段１
０２ａへ、また記憶手段１０２ａから１０２ｂへ次の１
０ビットデータを取り込みラッチさせるよう制御する
が、現時点では、その対象はないので記憶手段１０２
ａ，１０２ｂに対するクロックの入力は行なわれない。
さて、前記クロック制御回路１０５によって制御された
選択回路１０３は、サイクルＴ２の状態では、記憶手段
１０２ｂの下位３ビットと記憶手段１０２ａの上位７ビ
ットを選択し、合計１０ビットとして、復号テーブル１
０４への入力とする。この時、復号テーブル１０４は、
１サイクル時間で入力データの上位ビットから解読し、
上位５ビットのデータを事象Ａと認識し、事象１０６を
出力するとともに、その符号長１０７として５が出力さ
れる。この時には、記憶手段１０２ｂのデータの復号は
終わっているので、クロック制御回路１０５は、データ
変換回路１０１、記憶手段１０２ａ、および１０２ｂに
それぞれ各々次の１０ビットデータを取り込みラッチさ
せるよう制御する。次に、サイクルＴ３では、クロック
制御回路１０５が、前記と同様に、符号長から計算し
た、次の１０ビットの先頭を選択回路１０３に指示し、
記憶手段１０２ｂの下位８ビットと記憶手段１０２ａの
上位２ビットの合計１０ビットが選択回路１０３によっ
て選択され、復号テーブル１０４に入力される。以後、
同様にして、記憶手段１０２ａ，１０２ｂの順にデータ
が進行され、事象１０６としてＤ，Ｋ，Ｆ，Ｅが順に解
読されていく。以上の、従属接続された記憶手段１０２
ａ，１０２ｂ、および、選択回路１０３の動作を示した
ものが図４である。図中、斜線で示した部分は各事象の
可変長データに相当する部分であり、これらは、１つの
記憶手段内だけにある場合と、２つの記憶手段にまたが
る場合とがある。しかし、いづれにしても、記憶手段の
データ幅は最大符号長に等しいため、１つの事象の可変
長データが２つの記憶手段を越えることはない。したが
って、いかなる場合であっても、データ変換回路１０１
から記憶手段１０２ａ、１０２ｂへのデータ転送は、復
号テーブル１０４における復号動作と同時に行なうこと
ができる。
【００１４】なお、上記では、記憶手段のデータ幅を、
最大符号長に等しくし、個数を２個としたが、データ幅
は最大符号長以上、また、記憶手段の個数は２個以上で
あれば同様の効果が得られる。また、可変長データのビ
ット列の単位を、上記では１６ビットとしたが、他の値
でも構わない。ただし、上記復号装置が動作するサイク
ル時間と、データ変換器１０１に符号データを転送する
最小サイクル時間が等しく、かつ、ビット列の単位が最
大符号長よりも小さい場合には、復号装置の復号速度よ
りも、むしろ、ビット列の復号装置に対する入力速度の
方が律速段階になるため、必ずしも、復号速度は一定と
ならない場合がある。したがって、本発明は、復号装置
に対する符号データ転送速度が復号装置の処理時間より
も速い場合に大きな効果を奏するものである。
最大符号長に等しくし、個数を２個としたが、データ幅
は最大符号長以上、また、記憶手段の個数は２個以上で
あれば同様の効果が得られる。また、可変長データのビ
ット列の単位を、上記では１６ビットとしたが、他の値
でも構わない。ただし、上記復号装置が動作するサイク
ル時間と、データ変換器１０１に符号データを転送する
最小サイクル時間が等しく、かつ、ビット列の単位が最
大符号長よりも小さい場合には、復号装置の復号速度よ
りも、むしろ、ビット列の復号装置に対する入力速度の
方が律速段階になるため、必ずしも、復号速度は一定と
ならない場合がある。したがって、本発明は、復号装置
に対する符号データ転送速度が復号装置の処理時間より
も速い場合に大きな効果を奏するものである。
【００１５】
【発明の効果】以上のように、本発明によれば、復号テ
ーブル１０４に入力されるデータの速度、即ち、１つの
事象が復号される時間を、常に一定とすることができる
ので、可変長符号の復号装置としての処理能力、処理限
界を定量的に把握することができ、可変長符号の復号装
置を用いたシステムを、容易に設計することができる。
ーブル１０４に入力されるデータの速度、即ち、１つの
事象が復号される時間を、常に一定とすることができる
ので、可変長符号の復号装置としての処理能力、処理限
界を定量的に把握することができ、可変長符号の復号装
置を用いたシステムを、容易に設計することができる。
【図１】本発明の一実施例を示すブロック図。
【図２】本発明におけるデータ変換回路１０１の動作説
明図。
明図。
【図３】本発明における、可変長符号の復号動作タイム
チャート。
チャート。
【図４】本発明における、縦続接続された記憶手段およ
び、選択回路の動作説明図。
び、選択回路の動作説明図。
【図５】従来例におけるブロック図。
【図６】可変長符号の例を示した図。
【図７】図６の可変長符号の符号構成を示した図。
【図８】図６、および、図７の可変長符号を用いた符号
データの例を示した図。
データの例を示した図。
【図９】従来例における、可変長符号の復号動作タイム
チャート。
チャート。
１０１ データ変換器 １０２ 記憶手段 １０３ 選択回路 １０４ 復号テーブル １０５ クロック制御回路 １０６ 事象 １０７ 符号長 ５０１ 並列／直列変換器 ５０２ 復号テーブル ５０３ ラッチ回路 ５０４ クロック制御回路 ５０５ 事象 ５０６ 復号完了フラグ ５０７ 復号状態
フロントページの続き (56)参考文献 特開 昭62−135015（ＪＰ，Ａ) 特開 平１−206728（ＪＰ，Ａ) 特開 平１−235422（ＪＰ，Ａ) 特開 平２−246522（ＪＰ，Ａ) 特開 平２−254824（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 7/42
Claims (1)
- 【請求項１】 可変長符号列から成るビット列を、復号
テーブルを使用して、先頭から順次復号する可変長符号
の復号装置において、可変長符号を保持するために構成
された最大符号長以上のビット数を持つｎ個（ｎ＝２、
３、・・・・）の縦続接続された記憶手段と、前記縦続
接続された記憶手段の（ｎ−ｍ）段（ｍは、ｎ未満の自
然数）からｎ段の出力を順に入力とし、前記縦続接続さ
れた記憶手段のｎ段出力データの任意のビット位置か
ら、連続した最大符号長分のビット数を選択し出力する
選択回路とを備えたことを特徴とする可変長符号の復号
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3221621A JP3054787B2 (ja) | 1991-09-02 | 1991-09-02 | 可変長符号の復号装置 |
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| JP3221621A JP3054787B2 (ja) | 1991-09-02 | 1991-09-02 | 可変長符号の復号装置 |
Publications (2)
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| JPH0563586A JPH0563586A (ja) | 1993-03-12 |
| JP3054787B2 true JP3054787B2 (ja) | 2000-06-19 |
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ID=16769630
Family Applications (1)
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Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1994024672A1 (en) * | 1993-04-19 | 1994-10-27 | Oki Electric Industry Co., Ltd. | Circuit for decoding variable-length code, and system for decoding variable-length code which uses the circuit |
-
1991
- 1991-09-02 JP JP3221621A patent/JP3054787B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH0563586A (ja) | 1993-03-12 |
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