JPH01206728A - 可変長符号化コード復号装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、画像データの通信・記録等のように、そのま
までは取り扱うデータ量が大規模となり経済的でな（な
る用途での、データ圧縮及び冗長度抑圧を目的とした可
変長符号化コードの復号装置に関する。

従来の技術 従来の可変長符号化コード復号装置は、可変長符号化コ
ードの生成メカニズムを逆にさかのぼっていく手法て、
コートの復号処理を行なっている。つまり、コート化の
体系を二分岐枝による木構造であると見なし、その根幹
の方向から樹状端に向かってトレースを行なうというや
り方である。これは、例えば第５図（ａ）の／’ｔフマ
ンの手法による符号化コード系を用いて説明すると、ノ
＼フマン符号では事象Ａ、Ｂ、Ｃ，Ｄ、Ｅがそれぞれ表
示する生起確率を有するときに、それぞれの生起確率に
ついて各々ステップで下位の２個の事象の生起確率の和
を求めてまとめてい（という処理を行ない、最後に処理
すべき事象の数が２個になった時にその処理を終了する
。その後に逆方向から各ステップ毎に０．１のコートを
割り当てて行けばよいという方法である。第５図（ｂ）
はこのコー１く系を二分岐枝による木構造で示したもの
であり、この木構造をトレースする形て復号処理が行な
われる。第５図（ａ）　、　（ｂ）を用いて、その復号
処理過程を説明すると、第１ヒツト目が、“１“てあれ
ばそのコートは事象Ａを示しているとして復号処理が完
了し、第１ヒツト目が”ｏ”であればＰ１分岐点に移動
し、この場合は復号が完了していないので次の第２ビツ
ト目を参照し、その値か“１″であれば、そのコーＦ’
　”　０１　”は事象Ｂを示しているとして復号処理が
完了し、第２ヒツト目が”０”であればＰ２分岐点へ移
動し、以下、ある事象を示す端点まてこのようなトレー
ス動作を繰り返す。このように、トレースの方向を制御
すると同時に、その移動後の点が最終端点、つまり復号
処理が終了したかどうかということをフラグ情報を用い
て管理することにより、可変長符号化コードの復号処理
を実現することができる。

この手法は、実際のハードウェアでは、Ｒ，Ａ　Ｍある
いはＲＯＭを用いて分岐点情報をアドレスによってマツ
ピングすることにより容易に実現することがてきる。

発明が解決しようとする課題 しかしながら、この方法では復号処理を行なうべき可変
長符号化コートのコード長が長ければ長い程、復号処理
にかかる時間が長くなってしまう。

すなわち、従来の方法では、復号されるべき可変長符号
化コードがｍビット長であれば、ｍ回のテーブル参照を
必要とし、コード長が長ければ長い程、復号化にかかる
時間が長くなる。

課題を解決するだめの手段 本発明は、要約するに、可変長符号化コードからなるデ
ータ列を入力とし、各々のヒツトに対してマスク機能を
有するデータ比較アレイによって一致検出を行ない、複
数の一致が得られた場合にコード長の短いものに一致の
優先権を与える手段をそなえた可変長符号化コード復号
装置である。

本発明は、また、データ比較アレイに入力する部分で、
予め復号処理された可変長符号化コードのビット長の情
報を用いて、バレルシフタにより、次に復号されるへき
コート列をシフト操作によって選択できる手段を付加し
得る。

本発明は、さらに、比較アレイによって可変長符号化コ
ードを固定長コードに変換し、その固定長コードにした
がってパターンを生成するパターン生成部と、前記固定
長コートデータを一時的に客積するためのデータキュー
とを付加し得る。

作用 本発明によると、このような可変長符号化コートの復号
処理における処理効率の低下を回避するために、データ
比較アレイにより複数のコート比較を同時に行ない、か
つ、有効ビット長の短かい符号化コードから優先的に復
号処理を行なうことで、一回の一致処理によって一つの
可変長符号化コードに対する復号処理を実行することが
可能である。

実施例 本発明の可変長符号化コード復号装置を、第１図を参照
して説明すると、複数ヒツトデータシフター１．一致検
出及びデコードアレイ２．データキュー３．パターン生
成回路４を備え、前記データシフター１に入力される可
変長符号化コートよりなるデータから前記一致検出及び
デコードアレイに入力されるべきデータをシフト操作で
選択する。前記一致検出及びデコードアレイ２ては、一
回の一致検出で入力された可変長符号化コートを、パタ
ーン生成部への情報となる固定長コードに変換する。

前記パターン生成部４は、実際のデータパターンの生成
を行なう。例えば、処理される可変長符号化コードが、
ファクシミリ等で用いられるランレングスコードの場合
には、このパターン生成部４ては−０”及び”黒−に対
応するビット列を生成する。

前記データキュー３は先入れ先出しくＦＩＦＯ）型ＲＡ
Ｍで構成され、一致検出及びデコードアレイ２ての可変
長符号化コードを固定長コードに変換する処理時間とパ
ターン生成部４でのパターン生成に要する時間との差を
吸収するデータバッファ古して機能する。

複数ヒツトのデータシフトが可能なデータシフター１で
は、入力される可変長符号化コードからなるデータから
、今回復号処理されるべき部分を、前回に復号処理され
た可変長符号化コードのビット長の情報をフィードバッ
クさせてシフト操作により抽出する。前記シフター１よ
り一致検出及びデコードアレイ２へ入力されたデータは
、ここで準備されている符号化コードテーブルと一致検
出が行なわれる。この一致検出及びデコードアレイ２の
一致検出部は、アレイの１ビツト要素毎にマスク機能を
有しているため可変長なコードとの一致検出が可能であ
る。しかしながら、この−致検出ではコード列の組み合
わせによって複数個の一致が発生することがある。そこ
で、本発明の一致検出及びデコードアレイ２では、一致
検出後、検出されたコードの中で、最も有効ビット長の
短いコードに最優先権を与える形で、唯一の一致に変換
し、その後にパターン生成回路４でコードに対応するパ
ターンを生成するための固定長データと次回の復号処理
のために用いられる今回処理された可変長コードのビッ
ト長を、先の一致情報により選択する。データキュー３
は、パターン生成回路４のパターン生成時間が、復号さ
れるコードによって変化するため、一致検出及びデコー
ドアレイ２での処理時間との差を吸収する一種のバッフ
ァとして働く。パターン生成回路４は、データキュー３
を介して与えられる固定長データに従って、パターンを
生成する。

以下図面を参照して本発明の実施例について詳細に説明
する。

第２図は、不発、明の一実施例を示すブロック図であり
、１１はＮビット幅のデータバス、１２はマルチプレク
サ、１３はＮビット幅の下位データレジスタ、１４はＮ
ビット幅の上位データレジスタ、１５は制御部、１６は
２Ｎビツトのデータから、連続したＮビットのデータを
シフト操作で選択できるバレルシフター、１７は入力デ
ータレジスタ、１８はコンパレータアレイ、１９は優先
順位選択回路、２０は復号情報テーブル、２１は出力デ
ータレジスタ、２２はＦＩＦＯ型メモ型槽モリ構造るデ
ータキュー、２３はデータキュー２２に対するリード／
ライト制御部、２４はパターン生成部である。

復号処理をされる可変長符号化コードからなるデータが
Ｎビット単位でデータバス１１を通じて上位データレジ
スタ１４と下位データレジスタ１３に入力される。この
時、データは右すめて下位データレジスタ１３、上位デ
ータレジスタ１４の順に入力される。マルチプレクサ１
３は、制御部１５からの制御信号１０１に従い下位デー
タレジスタ１３に、データバス１１のデータを入力する
か、上位データレジスタ１４のデータを入力するかを選
択する。これは、前回の復号処理で復号されたコードの
ビット長がｎ１ビツトであれば、入力データレジスタ１
７のデータの中でｎｌ　　ヒツト分が消費されたとして
、上位データレジスタ１４中のデータと下位データレジ
スタ１３中のデータとをバレルシフター１６を用いて、
今回復号処理を受けるべきデータに入力データレジスタ
１７のデータを更新する必要があるが、現在、バレルシ
フターに与えられているシフト量に、さらに今回の０１
ビツトのシフト量を加えた時に、結果としてのシフト量
がＮビットを越えると、シフト操作だけではＮビットの
有効データを入力データシフタータには与えられなくな
る。そこで、制御部１５は、制御信号１０２と１０１を
用いて上位データレジスタ１４のデータをマルチプレク
サ１２を通して下位データレジスタ１３に転送し、その
後に制御信号１０３を用いてデータバス１１を介して新
規データを」１位データレジスタ１４に入力する。そし
て、（前述の加算後のシフト量−Ｎ）を新しいシフト量
としてバレルシフター１６によってシフト操作を行なう
必要があるからである。

バレルシフター１６ては、制御部１５からの制御信号１
０４に従い、上位ワードレジスタ１４のデータと下位ワ
ードレジスタ］３のデータとの２Ｎヒツトから連続した
Ｎヒラ１〜のデータをシフト操作によって選択する。そ
して、この選択されたＮヒツトデータが入力データレシ
スタ１７に入力される。データ比較アレイ１８ては、各
ヒツトセルに対して比較操作のヒツト・ケアを選択的に
与えられるマスク機能と、ワイヤードＮＯＲ型の一致検
出機能を有している。取り扱う符号化コートが、固定的
で・あればＲＯＭヘーベースのアレイを構成することも
てきるが、ここては、ＲＡＭベースでこの部分を構成し
た場合を取り上げる。第３図、第４図は、このアレイの
部分をＲＡＭベースで構成した場合の一実施例である。

第３図、第４図の詳細な説明は後述する。データ比較ア
レイ１８て得られた一致信号１０６は、優先順位選択回
路１９に入力される。前記のデータ比較アレイ１８ては
、１ビツト毎のマスク機能により可変長なコードとの一
致比較が可能であるが、入力されるコート列の組み合わ
せによって複数個の一致が発生ずることがある。そこで
、優先順位選択回路１９ては、検出されたコートの中で
最も有効ヒツト長の短いコートに優先権を与える形で、
唯一の一致信号に絞り、信号線１０７を介して復号情報
テーブル２０に入力する。

復号情報テーブル２０では、前述の一致信号に従いパタ
ーン生成部２４で実データとしてのパターン列を生成す
るのに必要な固定長の情報と、−致検出された可変長符
号化コードの長さが何ヒツト長であるかを示す情報を出
力データレシスタ２１に出力する。出力データレシスタ
２１ては、一致検出された可変長符号化コートのヒツト
長に関する情報が、信号線１０９により制御部１５に入
力され、次回のバレルシフター１６の制御に用いられる
。前記パターン生成部２４を制御する固定長の情報は、
信号線１０８を通じてデータキュー２２に入力される。

データキュー２２への読み出し／書き込み制御は、デー
タキューリード／ライト制御２３によって行なわれるが
、書き込みタイミングは、制御部１５より信号線１１０
を介して与えられ、読み出しタイミングは、パターン生
成部２４より信号線１１４を介して与えられる。但し、
この時データキュー２２がキューフルで新しい情報を書
き込めない場合、キューフルであることを示すＱＦＬ信
号をＱＦＬ−”ハイ”として、信号線］１］を介して制
御部１５に戻し、ＱＦＬ＝“ロウ”としてＱＦＬ信号が
解除されるまで、データの一致検出処理を一時停止させ
る。一方、データキュー２２がギコーエンプティで何ら
データが存在しない場合は、キューエンプティであるこ
とを示すＱＥＭＰ信号をＱＥＭＰ−−ハイ”として、信
号線１１５を介してパターン生成部２４に入力し、ＱＥ
ＭＰ−“ロウ−としてＱＥＭＰ信号が解除されるまで、
パターンの生成処理を一時停止させる。

このように、データキュー２２は、パターン生成部２４
の処理時間と一致検出処理の処理時間との差を吸収する
一種のバッファとして働く。

パターン生成部２４は、可変長符号化コードにコード化
された実際のパターン列を生成する。

次に、第３図、第４図を用いて、第２図中の一致検出用
の比較アレイ１８の一実施例について詳細に説明する。

第３図は、前記比較アレイを構成する１ビツトの比較回
路であり、第４図はその比較回路を用いて５ワード×５
ヒツト構成の比較アレイを構成した例である。第１のＰ
型トランジスタ３１．第２のＰ型トランジスタ３２のソ
ース端子を電源端子３０４に接続し、第１のＰ型Ｉ・ラ
ンシスタ３１のトレイン端子を、第３のＮ型トランジス
タ３３のソース端子と第５のＮ型トランジスタ３５のト
レイン端子と接続し、さらに信号線３０６を介して−１
４＝ 第２のＰ型トランジスタ３２のゲート端子と第６のＮ型
トランジスタ３６のゲート端子と第１のインバータ４８
の入力に接続し、第２のＰ型トランジスタ３２のトレイ
ン端子を、第４のＮ型トランジスタ３４のソース端子と
第６のＮ型トランジスタ３６のトレイン端子と、さらに
第１のＰ型トランジスタ３１のゲート端子と第５のＮ型
トランジスタ３５のゲート端子に接続し、第５のＮ型ト
ランジスタ３５のソース端子と第６のＮ型トランジスタ
３６のソース端子は接地し、第３．第４のＮ型トランジ
スタ３３，３４のトレイン端子はそれぞれビット信号線
３０２，３０３に接続し、第３、第４のＮ型トランジス
タ３３．３４のゲート端子はともにコート情報ワード線
３０１に接続し、第７のＮ型トランジスタ３７のドレイ
ン端子と第８のＮ型トランジスタ３８のトレイン端子は
ともにセンス信号線３０９に接続し、第７のＮ型トラン
ジスタ３７のゲート端子は前記第１のインバータ４８の
出力信号を入力信号とする第２のインバータ４９の出力
端子と接続し、同様に第８のＮ型トランジスタ３８のゲ
ート端子は第１のインバータ４８の出力端子と接続し、
第７のＮ型トランジスタ３７のソース端子と第９のＮ型
トランジスタ３９のドレイン端子と接続し、第８のＮ型
トランジスタ３８のソース端子と第１０のＮ型トランジ
スタ４０のトレイン端子と接続し、第９のＮ型トランジ
スタ３９のゲート端子を被比較データ線３１０に接続し
、第１０のＮ型トランジスタ４０のゲート端子を被比較
データ線３１１に接続し、第９．第１０のＮ型トランジ
スタ３９，４０のソース端子をともに第１１のＮ型トラ
ンジスタ４１のドレイン端子に接続し、第１１のＮ型ト
ランジスタ４１のゲート端子を第３のインバータ５０の
出力端子に接続し、そのソース端子を接地し、第１２、
第１３のＰ型トランジスタのソース端子を電源端子３１
７に接続し、第１２のＰ型トランジスタ４２のトレイン
端子を第１４のＮ型トランジスタ４４のソース端子と第
１６のＮ型トランジスタ４６のドレインと接続し、さら
に信号線３１８を介して第３のインバータ５０の入力端
子と第１３のＰ型トランジスタのゲート端子と第１７の
Ｎ型トランジスタのゲート端子に接続し、第１３のＰ型
トランジスタのドレイン端子を第１５のＮ型トランジス
タ４５のソース端子と第１７のＮ型トランジスタ４７の
ドレイン端子と第１２のＰ型トランジスタ４２のゲート
端子と第１６のＮ型トランジスタ４６のゲート端子と接
続し、第１６．第１７のＮ型トランジスタ４６．４７の
ソース端子を接地し、第１４のＮ型トランジスタ４４の
トレイン端子をビット信号線３１４と接続し、第１５の
Ｎ型トランジスタ４５のトレイン端子をビット信号線３
１５と接続し、第１４．第１５のＮ型トランジスタ４４
．４５のゲート端子をマスクワード線３１３に接続する
ことにより構成される。

次にこの比較回路の動作説明を行なう。第３図において
、点線で囲まれた部分Ａは、比較コードデータを記憶す
るメモリーセルとして働き、コード情報ワード線３０１
を一ハイーに設定することにより、ビット信号線３０２
，３０３よりコード情報が書き込まれる。但し、ビット
信号線３０２゜３０３は一方が”ハイ”であれば、他方
が一ロウーである関係を有する。同様に、点線で囲まれ
た部分Ｂはマスクデータを記憶するメモリセルとして働
き、マスクワード線３１３を”ハイ“に設定することに
より、ビット信号線３１４．３１５よりマスク情報が書
き込まれる。Ａ、Ｂの部分以外がワイヤードＯＲ型の一
致検出回路として動作する。今、比較コードデータが第
１のインバータ４８の出力ＣＤと第２のインバータ４つ
の出力ＣＤと表わされ、マスク情報が第３のインバータ
５０の出力Ｍと表わされ、ビット信号線３１０，３１１
より入力される被比較データをそれぞれＤＴ。

ＤＴとし、センス信号線３０９を５ＥＮＳＥと表わし、
それぞれのデータの組み合わせにより５ＥＮＳＥがどう
なるかを示したものが第１表である。

（以　　下　　余　　白　　） 第１表　（比較回路の真理値表） この表て５ＥＮＳＥがＰＡＳＳと書かれたものは、５Ｅ
ＮＳＥがこの比較回路ではデータが一致したかトント・
ケアした場合で、−ロウ”に引かれなかったことを意味
し、ＦＡＩＬは不一致のために５ＥＮＳＥが“ロウ−に
引かれたことを意味する。

第１表より明らかなように、Ｍ−０でマスク機能が働き
、このビットはヒツト・ケアとして動作する。一方、Ｍ
＝１の時には、一致検出動作を行なうことができる。

第４図において第３図の一致検出用の比較回路をＤｉｊ
（ｉ＝１〜５．ｊ＝］〜５）に示す。比較すべきコート
情報を書き込むコード情報ワード線はＣＷｉ（ｉ＝１〜
５）、マスク機能をヒツト単位に与えるためのマスク情
報を書き込むマスクワード線はＭＷｉ（ｉ−１〜５）、
コード情報及びマスク情報を与えるビット信号線３０２
．３１４；３０３，３１５はそれぞれＣＤ１（ｉ−１〜
５）；ＣＤｉ　（ｉ＝１〜５）、被比較データ線３１０
，３１１はそれぞれＤＴｉ　（ｉ＝１〜５）とＤＴｉ　
　（ｉ＝１〜５）と示される。このアレイでは、まずＣ
Ｗｉ、ＭＷｉのワード線を順次選択して、ビット信号線
ＣＤｉ、ＣＤｉにより各比較回路Ｄ１ｊに対するマスク
情報と比較コード情報を設定し、その後に被比較データ
線ＤＴｉ。

ＤＴｉより比較されるデータを入力することにより、同
時に複数のコードとの一致検出を行なうことができる。

この図の場合、比較結果は５ワ一ド分て、５ｉ（ｉ−１
〜５）で示される。尚、図中のＲは負荷６０によりセン
ス信号線３０９にプルアップ抵抗を加えて、ワイヤード
ＮＯＲを実現するために挿入される。

発明の詳細 な説明したように、本発明は、可変長符号化コードの復
号処理で、データ比較アレイにより複数のコード比較を
同時に行ない、かつ、有効ビット長の短かい符号化コー
ドから優先的に復号処理を行ない、一回の一致処理によ
って一つの可変長符号化コートに対する復号処理を実行
することと、一致検出時間とパターン生成時間との差を
吸収するデータキューを一致検出アレイとパターン生成
部の間に設けることにより、処理効率のすぐれた可変長
符号化コード復号装置を提供することができる。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、第２図は本発明の実
施例のブロック図、第３図は１ヒツトの比較回路図、第
４図は第３図の比較回路を用いて５ワード×５ビツト構
成の比較アレイを構成した場合のブロック図、第５図（
ａ）　、　（ｂ）は符号化コードの二分岐枝による木構
造図である。 １・・・・・・複数ビットデータシフター、２・・・・
・・一致検出及びデコードアレイ、３・・・・・・デー
タキュー、４・・・・・・パターン生成回路、１］・・
・・・・Ｎヒツト幅のデータパス、１２・・・・・・マ
ルチプレクサ、１３・・・・・・下位データレジスタ、
１４・・・・・・」１位データレジスタ、１５・・・・
・・制御部、１６・・・・・・バレルシフター、１７・
・・・・・入力データレジスタ、１８・・・・・・コン
パレ　　′−タアレイ、１９・・・・・・優先順位選択
回路、２０・・・・・・復号情報テーブル、２１・・・
・・・出力データレジスタ、２２・・・・・・データキ
ュー、２３・・・・・・データキューリード／ライト制
御部、２４・・・・・・パターン生成部、１０１〜１０
４・・・・・・制御信号線、１０５〜１０８・・・・・
・データ信号線、１０９〜１１２・・・・・・制御信号
線、１１３，１１６・・・・・・データ信号線、１１４
〜１１５・・・・・・制御信号線、３１〜４７・・・・
・・トランジスタ、４８〜５０・・・・・・インバータ
、３０１〜３１８・・・・・・信号線。 第１図 １更″３−さ訃にノＣターノデータ 第２図 第３図 第４図

Claims (3)

【特許請求の範囲】
1. （１）可変長符号化コードからなるデータ列を入力とし
   、各々のビットに対してマクス機能を有するデータ比較
   アレイによって一致検出を行ない、複数の一致が得られ
   た場合はコード長の短いものに一致の優先権を与え、一
   回の一致処理によって一つの可変長符号化コードに対す
   る復号処理が実行されることを特徴とする可変長符号化
   コード復号装置。
2. （２）可変長コードからなるデータ列を、前記データ比
   較アレイに入力する部分で、前回に復号処理された可変
   長符号化コードのビット長の情報を用いて、バレルシフ
   ターにより次に復号されるべきコード列をシフト操作に
   よって選択することができることを特徴とする特許請求
   の範囲第１項記載の可変長符号化コード復号装置。
3. （３）前記比較アレイによって可変長符号化コードを固
   定長コードに変換し、その固定長コードに従ってパター
   ンを生成するパターン生成部と、そのパターン生成部の
   パターン生成に費す時間と前記比較アレイでの変換処理
   に要する時間との差を吸収するために変換された前記固
   定長コードデータを一時的に蓄積することのできるデー
   タキューを前記比較アレイと前記パターン生成部との間
   に設けたことを特徴とする特許請求の範囲第１項記載の
   可変長符号化コード復号装置。