JPS62245467A - シンボリツク処理システムおよび方法 - Google Patents

シンボリツク処理システムおよび方法

Info

Publication number
JPS62245467A
JPS62245467A JP62089646A JP8964687A JPS62245467A JP S62245467 A JPS62245467 A JP S62245467A JP 62089646 A JP62089646 A JP 62089646A JP 8964687 A JP8964687 A JP 8964687A JP S62245467 A JPS62245467 A JP S62245467A
Authority
JP
Japan
Prior art keywords
bit
word
words
bits
main memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP62089646A
Other languages
English (en)
Inventor
デイヴィッド エイ ムーン
ローガン ピー パルマー
バートン ジェイ ガウボーイ
ロナルド ジェイ レベル
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Symbolics Inc
Original Assignee
Symbolics Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Symbolics Inc filed Critical Symbolics Inc
Publication of JPS62245467A publication Critical patent/JPS62245467A/ja
Pending legal-status Critical Current

Links

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601Interfaces specially adapted for storage systems
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38Information transfer, e.g. on bus
    • G06F13/382Information transfer, e.g. on bus using universal interface adapter
    • G06F13/387Information transfer, e.g. on bus using universal interface adapter for adaptation of different data processing systems to different peripheral devices, e.g. protocol converters for incompatible systems, open system
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F5/00Methods or arrangements for data conversion without changing the order or content of the data handled
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601Interfaces specially adapted for storage systems
    • G06F3/0668Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671In-line storage system
    • G06F3/0673Single storage device

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 本発明は、シンボリック処理システムに関し、特にディ
スク制御器をシステムバスにインタフェースする方法お
よび装置に関する。
「従来技術」 本発明に関連するシンボリック処理システムは、198
2年12月17日に出願された米国特許出願第450,
600号に開示され、現在も審査継続中である。このシ
ステムは、ワードが36とットバスのしバスと呼ばれる
バス上で主メモリおよびディスク制御器のようなI/O
装置間に移動するマイクロプログラム可能なプロセッサ
を含んでいる。主メモリは、Lバス上で受信された36
ビットワードを記憶している。
「発明が解決しようとする問題点」 この特許出願に記載されたシステムにおいては、バスと
主メモリとを好ましくインタフェースするために36ビ
ットワードで操作されていた。しかし、多くの市販のデ
ィスク制御チップは、16ビットワードで操作されてい
る。
16ビットワードがバス上で主メモリに移動できるが、
これはデータの取り扱いに非常に不効率で、洗練された
コンピュータシステムに明らかに好ましくないものであ
る。
「問題点を解決するための手段」 本発明の主な目的は、システムバス多くの主メモリを効
率的に使用しながら、標準の16ビットデイスク制御器
を使用できるように、ディスク制御器からのワードを3
6ビットワードに変換できる方法および装置を提供する
ことである。
本発明のこれらの目的は、入出力装置のバッファメモリ
において最初16ビットワードの組を32ビットワード
に変換し、その後プロセッサにおいて32ビットワード
を36ビットに変換して、本発明に従って達成される。
1実施例においては、プロセッサは、最初の32ビット
ワードに第2の32ビットワードからの4ビットを加え
、次に第2の残りの28ビットワ−ドに第3の32ビッ
トワードからの8ビットを加える作業を続行して、9個
の32ビットワードが8個の36ビットワードに変換し
て、メモリに記憶されている。
本発明の第2の実施例においては、1個の32ビットワ
ードを8個の4ビット区分に分解して、その後各区分を
8個の連続32ビットワードに加えて、元の9個の32
ビットワードから8個の36ビットワードを得ている。
これは、データワードで操作を形成するプロセッサのデ
ータバス回路で実施され、バレルシフターおよびマーシ
ャーを含んでいる。
「実施例」 本発明の特徴は、以下に添付図面を参照して詳述する。
第1図は、I/O制御器30がプロセッサ/Oおよび3
6ビットのしバス40を通って主メモリ20と通信する
基本システムを示している。
第2図は、I/O制御器の特定の部分、即ち16ビット
の装置で、直接バッファメモリ32と通信するディスク
制御器31を示している。バッファメモリ32は、9個
の32ビットワードを記憶し、ディスク制御器31から
の16ビットの組を受信して、Lバス40への印加され
る36ビットワードを形成するために無視される4ビッ
トがその後加えられる32ビットワードを形成している
バッファメモリ32およびプロセッサ/O間のデータの
マツピングは、第4図に示されている。
第4図に示すように、16ビットワード1および2は3
2ビットワードAになり、次の16ビットのワード3お
よび4が32ビットワードB等に、最後の16ビットワ
ード17および1Bが32ビットワードIを形成する。
ワードA−1は、追加の4ビットを添えてLバス40に
印加され、プロセッサに/Oに送られる。
プロセッサlOは9個の32ビットワードを8個の36
ビットワードに変換して、主メモリ20に効率よく記憶
しなければならない。更に、プロセッサ/Oは、データ
をディスク制御器31に戻す時に主メモリ20の8個の
36ビットワードを9個の32ビットワードに変換しな
ければならない。
第3図において、この変換はレジスタ11および12で
実行される。レジスタ11は4ビットレジスタを備えて
いる。これは、データバスにおけるバレルシフターおよ
びマーシャー13および一時記憶14と結合して使用さ
れて、8個の36ビットワードを形成する。
8個の36ビットワードを9個の32ビットワードに変
換するためには、レジスタ12がデータバスにおけるバ
レルシフターおよびマーシャー13および一時記憶14
と結合して使用される4ビットをワードのレジスタを備
えている。
第6図に示すマツプにおいては、第4図に示すようにバ
ッファメモリから受信したワードは、ワードAがワード
B〜■に加えられて8個の36ビットワードを形成する
8個の4ビット区分に分解されるように36ビットに変
換される。32ビットおよび36ビット間の変換は、第
3図に示す同じ要素で実行される。
「発明の効果」 本発明によれば、標準のディスク制御器からの16ビッ
ト長のワードを組にして32ビットワードにした後、3
6ビット長のワードに変換して、36ビット長の主メモ
リに記憶できる。従って安価な標準のディスク制御器を
使用でき、またシステムバス多くの主メモリを効率的に
使用できる利点が得られる。
【図面の簡単な説明】
第1図は本発明によるシンボリック処理システムのブロ
ック図、第2図は本発明によるI/O制御器のブロック
図、第3図は本発明による変換器の詳細ブロック図、第
4図は第3r!Aにおけるバッファメモリを出入りする
データのマツプ図、第5図はプロセッサから主メモリか
ら移動させられたデータワードのマツプ図、第6図はプ
ロセッサおよび主メモリ間に移動させられたデータワー
ドの別のマツプ図である。 /O・・・プロセッサ、20・・・メモリ、30・・・
Ilo、40・・・Lパス。 出願人 シンポリツクス インコーホレーテッドFIG
、 3

Claims (6)

    【特許請求の範囲】
  1. (1)nビット長のワードを記憶する主メモリと、mビ
    ット長のワード、但しm<nで操作されるI/O装置と
    、これら主メモリおよびI/O装置間にバスを介して前
    記ワードを移動させるマイクロプログラム可能なプロセ
    ッサとを有するシンボリック処理システムにおいて、 前記プロセッサは、前記mビットワードを前記nビット
    ワードに変換して、前記主メモリに記憶する変換手段を
    備え、該変換手段が記憶されている現行のワードに次の
    ワードのn−mビットの漸増倍数を定期的に加える手段
    を備えたシンボリック処理システム。
  2. (2)前記I/O装置が16ビット長のワードで操作さ
    れ、前記主メモリが36ビット長のワードで記憶される
    と共に、 更に、16ビットワードの各組を32ビット長のワード
    で記憶して、この32ビットのワードに4ビットを追加
    して前記プロセッサに移動させるインタフェースバッフ
    ァメモリを備え、前記変換手段は、まず前記32ビット
    ワードを受信し、その後このワードに次の32ビットワ
    ードの4ビットを追加して36ビットワードを形成し、
    前記次のワードの残り28ビットにその次の36ビット
    ワードの8ビットを加え、従って9個の32ビットワー
    ドが8個の36ビットワードとして記憶されるまで、前
    のワードの残りビットに後隣のワードの4ビットの倍数
    のワードを繰返し加えるレジスタ手段を備えた特許請求
    の範囲第1項記載のシステム。
  3. (3)nビット長のワードを記憶する主メモリと、mビ
    ット長のワード、但しm<nで操作されるI/O装置と
    、これら主メモリおよびI/O装置間をバスを介して前
    記ワードを移動させるマイクロプログラム可能なプロセ
    ッサとを有するシンボリック処理システムにおいて、 前記プロセッサは、前記mビットワードを前記nビット
    ワードに変換して、前記主メモリに記憶する変換手段を
    備え、該変換手段が1個のmビットワードを複数のn−
    mビット区分に分解し、各区分を各記憶されているmビ
    ットワードに加える手段を備えたシンボリック処理シス
    テム。
  4. (4)前記I/O装置が16ビット長のワードで操作さ
    れ、前記主メモリが36ビット長のワードで記憶される
    と共に、 更に、16ビットワードの各組を32ビット長のワード
    で記憶して、この32ビットのワードを4ビットを追加
    して前記プロセッサに移動させるインタフェースバッフ
    ァメモリを備え、前記変換手段は、まず前記32ビット
    ワードを受信して記憶し、この32ビットワードを8個
    の4ビット区分に分解する手段と、各4ビット区分を次
    の8個の32ビットワードの各々に追加し、従って9個
    の32ビットワードが8個の36ビットワードとして記
    憶される手段を備えた特許請求の範囲第3項記載のシス
    テム。
  5. (5)nビット長のワードがバス上で主メモリおよびm
    ビット、但しm<nの入出力ワード長であるI/O装置
    間のマイクロプログラム可能なプロセッサを通して移動
    するシンボリック処理方法において、 前記I/O装置の前記mビットワードを前記主メモリに
    記憶用のnビットワードにプロセッサにおいて変換し、
    記憶されている現行のワードに次のワードのn−mビッ
    トの漸増倍数を定期的に加えるシンボリック処理方法。
  6. (6)nビット長のワードがバス上で主メモリおよびm
    ビット、但しm<nの入出力ワード長であるI/O装置
    間のマイクロプログラム可能なプロセッサを通して移動
    するシンボリック処理方法において、 前記I/O装置の前記mビットワードを前記主メモリの
    記憶用のnビットワードにプロセッサにおいて変換し、
    1個のmビットワードを複数のn−mビット区分に分解
    し、各区分を各記憶されているmビットワードに加える
    シンボリック処理方法。
JP62089646A 1986-04-11 1987-04-11 シンボリツク処理システムおよび方法 Pending JPS62245467A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US85100586A 1986-04-11 1986-04-11
US851005 1986-04-11

Publications (1)

Publication Number Publication Date
JPS62245467A true JPS62245467A (ja) 1987-10-26

Family

ID=25309703

Family Applications (1)

Application Number Title Priority Date Filing Date
JP62089646A Pending JPS62245467A (ja) 1986-04-11 1987-04-11 シンボリツク処理システムおよび方法

Country Status (4)

Country Link
EP (1) EP0240749A3 (ja)
JP (1) JPS62245467A (ja)
AU (1) AU7099987A (ja)
IL (1) IL81763A0 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2234093B (en) * 1989-06-21 1992-01-15 Stratum Technology Limited Data store connection
US5640599A (en) * 1991-12-30 1997-06-17 Apple Computer, Inc. Interconnect system initiating data transfer over launch bus at source's clock speed and transfering data over data path at receiver's clock speed
US5848297A (en) * 1991-12-30 1998-12-08 Apple Computer, Inc. Control apparatus for maintaining order and accomplishing priority promotion in a computer interconnect
US5410677A (en) * 1991-12-30 1995-04-25 Apple Computer, Inc. Apparatus for translating data formats starting at an arbitrary byte position
JPH05257851A (ja) * 1991-12-30 1993-10-08 Apple Computer Inc データの転送の順序を制御させる装置
US5887196A (en) 1991-12-30 1999-03-23 Apple Computer, Inc. System for receiving a control signal from a device for selecting its associated clock signal for controlling the transferring of information via a buffer

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3109162A (en) * 1959-01-15 1963-10-29 Ibm Data boundary cross-over and/or advance data access system
US3742459A (en) * 1971-11-26 1973-06-26 Burroughs Corp Data processing method and apparatus adapted to sequentially pack error correcting characters into memory locations
US4520439A (en) * 1981-01-05 1985-05-28 Sperry Corporation Variable field partial write data merge

Also Published As

Publication number Publication date
IL81763A0 (en) 1987-10-20
AU7099987A (en) 1987-10-15
EP0240749A3 (en) 1989-10-25
EP0240749A2 (en) 1987-10-14

Similar Documents

Publication Publication Date Title
JPS62245467A (ja) シンボリツク処理システムおよび方法
US4789852A (en) Method and apparatus for converting data in a binary format
US11100267B1 (en) Multi dimensional memory compression using bytewide write enable
SU1026164A1 (ru) Магазинное запоминающее устройство
JPS5919290A (ja) 共用メモリシステム
US8327108B2 (en) Slave and a master device, a system incorporating the devices, and a method of operating the slave device
JPH01314023A (ja) ディジタル信号処理回路
JP2895892B2 (ja) データ処理装置
JPS59218544A (ja) X−yレコ−ダ
JPS6034159Y2 (ja) 変換回路
JPS63118965A (ja) Dmaワ−ド転送方式
JPH01310463A (ja) 緩衝記憶装置
SU928415A1 (ru) Ассоциативный запоминающий элемент
SU888121A1 (ru) Устройство дл формировани исполнительных адресов
JP2521535B2 (ja) デ―タ転送回路
CN116521399A (zh) 一种数据处理方法及系统
JPH0721215A (ja) データ変換装置
JPS6061842A (ja) 構造体メモリのアクセス方式
JPH05289938A (ja) メモリアクセス装置
JPH03276357A (ja) i/oアドレス変換方式
JPH0550769B2 (ja)
JPH05205038A (ja) データ変換器
JPS6232560A (ja) デ−タ転送方式
JPS61292766A (ja) デ−タ入力方式
JPS61256440A (ja) 比較回路