JPS6034159Y2 - 変換回路 - Google Patents

Description

【考案の詳細な説明】 本考案は、シーケンスコントローラにおいて、ビットデ
ータをワードデータに、ワードデータをビットデータに
変換する回路に関するものである。

シーケンスコントローラにおいて、１ビツトの情報を取
り扱う場合、その１ビツトの情報について演算を施こし
、結果が１ビツトの情報である場合、この１ビツトの内
容を記憶する方法として、三通りの方法が考えられてい
た、すなわち、一番目の方法は、１ビットＲＡＭを個使
用する方法、二番目の方法は、Ｎビット長のマイクロコ
ンピュータ（以下μＣＰＵと略称する）を使用し、１ビ
ツトをＮビットに変換して、Ｎビット長のデータバスを
通してＲＡＭに記憶する方法。

三番目の方法は、１ビットＲＡＭをｎ個用いて、個々番
とアクセスできるようにする方法である。

しかし、一番目の方法は、そのデータを他のμＣＰＵが
使用する場合不便であった。

二番目の方法は、演算自体は、１ビツトの演算で良いの
に、１ビツトをＮビットに変換するために、Ｎビット長
のμＣＰＵが必要となり、かつ１ワードのビット長が、
μＣＰＵのビット長に限定される。

またμＣＰＵを使用する場合に、処理速度が遅くなり、
多量のデータを取り扱う時が問題となった。

三番目の方法は、ＲＡＭの因数が多くなるため、それを
制御する回路が必要となり、この制御回路が増大してシ
ーケンサのスペースファクタを悪くするとともに、実用
的でなく、コストを高くなる等、各変換方法には夫々諸
問題を有している。

本考案は、上記事情に鑑みてなされたもので、その目的
とするところは、Ｎビット長のμＣＰＵを用いずとも、
１ビツトデータとＮビットデータとを相互に変換でき、
しかも、処理の速い変換回路を提供しようというもので
ある。

以下、本考案を図に基づいて詳述する。

なお、実施例では、説明の都合上ｌワード８ビツトのも
のについて説明をする。

図において、１はＲＡＭ、２２は制御装置で、例えばμ
ＣＰＵ、バードロジック及びマイクロプロプラム等から
なるものである。

制御装置２は、制御回路２１、演算回路２２とから構成
される。

制御回路２１は、ＲＡＭ１を駆動し、ＲＡＭ１に記憶し
ているデータをデータバス１０に出力させる。

このとき、信号ＴＤを各フリップフロップＦ１〜Ｆ３に
出力してデータバス１０上にデータをレシーバ３を介し
て各フリップフロップＦ１〜Ｆ３に１ビツトずつラッチ
する。

また、アドレス信号ＴＡを後述のデータセレクタ４に出
力する。

更に、ＲＡＭ１にデータを書き込む場合は、データ信号
ＴＣを演算回路２２を介して後述の各デコーダ５，６に
出力するとともに、ドライバー７に信号を出力して、各
フリップフロップＦ□〜Ｆ３にラッチしているデータを
データバス１０に出力する。

またＲＡＭ１を制御してデータバス１０のデータをＲＡ
Ｍ１に記憶させる。

データセレクタ４は、各フリップフロップＦ１〜Ｆ３か
ら夫々データを入力し、アドレス信号ＴＡに基づいて、
１ビツトの信号ＴＢを選出して演算回路２２に出力する
。

各デコーダ５，６は信号ＴＣより“１゛または“°０゛
の信号を入力し、“１゛°ならば、デコーダ５り各フリ
ップフロップＦ１〜Ｆ３の該当するフリップフロップを
セットする。

“０゛ならば、デコーダ６より該当するフリップフロッ
プをリセットする。

以上のように構成されたものにおいて、次に動作を説明
する。

今、１ワード＝８ビツトのＲＡＭ１より１ビツトのデー
タを読み取る場合、制御回路２１よりＲＡＭ１を起動し
、ＲＡＭ１の読み込みたいビットの属するワードデータ
をデータバス１０に出力する。

このとき、制御回路２１は、信号和を各フリップフロッ
プＦ０〜Ｆ３に出力してレシーバ３を介してて各フリッ
プフロップＦ□〜Ｆ３に夫々データを１ビツトずつラッ
チさせる。

そして制御回路２１は、アドレス信号ＴＡをデータセレ
クタ４に出力する。

データセレクタ４は、各フリップフロップＦ１〜Ｆ３か
らデータを入力し、アドレス信号ＴＡに基づいて、１ビ
ツトの信号ＴＢを選出して演算回路２２に出力する。

このおようにすることによりＮビットのデータから１ビ
ツトのデータを取り出すことができる。

更に、１ビツトのデータを１ワード＝８ビツトのＲＡＭ
１に書き込む場合は、制御回路２１よりＲＡＭ１に書き
込みたいビットの属するワードデータをデータバス１０
に出力させ、レシーバ３を介して各フリップフロップＦ
１〜Ｆ３に夫々データをラッチさせる。

そして、制御回路２１は、そのワードの中の書き込みた
いビットの位置をアドレス信号ＴＡとして各デコーダ５
，６に夫々出力するとともに、書き込みたい内容（０°
゛か“°１°′）を演算回路２２が、信号ＴＣとしてデ
コーダ５とＮＯＴ回路８を介してデコーダ６に夫々出力
する。

６６１ Ｉｔの信号を書く場合は、デコーダ５により各
フリップフロップＦ□〜Ｆ３の該当するフリップフロッ
プに“１９９を出力する。

“０゛の信号を書く場合は、デコーダ６により各フリッ
プフロップＦ工〜Ｆ３の該当するフリップフロップに“
０゛を出力してフリップフロップの内容を書き換える。

そして制御回路２１がドライバ７を制御して各フリップ
フロップＦ工〜Ｆ３の内容をデータバス１０に出力し、
制御回路２１がＲＡＭ１を制御しデータバス１０上の内
容を該当するＲＡＭ１のエリアに書き込む。

このようにすることにより、μＣＰＵの中で変換を行な
わずに１ビツトのデータを８ビツトのワードデータに変
換してＲＡＭに記憶し、ＲＡＭ１の８ビツトのワードデ
ータを１ビツトのデータに変換する。

本実施例は、ｌワード８ビツトのものについて説明した
が、これに限らず、１ワードＮビツトのものについても
行えることは当然である。

また、シーケンスコントローラに限らず、他の制御装置
にも使用することができることは、勿論である。

以上のように、本考案は、ＲＡＭに記憶しているワード
データを１ビツトに変換し、１ビツトのデータをワード
データに変換してＲＡＭに記憶するようにしたもので、
μＣＰＵを使用していないで変換することができ、しか
もμＣＰＵを用いた場合より格段の速さで変換を行うと
ともに、ＲＡＭも１個使用すれば良く、また、他のμＣ
ＰＵがＲＡＭのデータを使用する場合も容易に行うこと
ができる等の優れた利点を有するものである。

【図面の簡単な説明】

図は、本考案の一実施例を示した構成国である。 １はＲＡＭ、２は制御装置、２１は制御回路、２２は演
算回路、３はレシーバ、４はデータセレクタ５，６はデ
コーダ、７はドライバ、Ｆ□〜Ｆ３はフリップフロップ
。

Claims (1)

【実用新案登録請求の範囲】
1. Ｎビットのワードデータを複数記憶するＲＡＭから１ビ
   ツトのデータを取り出し、１ビツトのデータを該ＲＡＭ
   に記憶させるものにおいて、制御回路、演算回路とから
   なる制御装置と、この制御装置によりデータバスにデー
   タを入出力する前記ＲＡＭと、制御装置からの信号によ
   りデータバス上のデータをドライバーを介してラッチす
   る複数のフリップフロップと、これらフリップフロップ
   から信号を入力し、制御装置からのアドレス信号により
   １ビツトを選出するデータセレクタと、制御装置から１
   ビツトデータを入力し、アドレス信号に基づいて該当す
   るフリップフロップにデータを出力するデコーダと、制
   御装置からの信号により各フリップフロップのデータを
   データバスに出力するドライバーとを備えたことを特徴
   とする変換回路。