JPS6363938B2 - - Google Patents
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- JPS6363938B2 JPS6363938B2 JP54127958A JP12795879A JPS6363938B2 JP S6363938 B2 JPS6363938 B2 JP S6363938B2 JP 54127958 A JP54127958 A JP 54127958A JP 12795879 A JP12795879 A JP 12795879A JP S6363938 B2 JPS6363938 B2 JP S6363938B2
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- 238000013500 data storage Methods 0.000 claims description 3
- 240000007320 Pinus strobus Species 0.000 description 27
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/04—Addressing variable-length words or parts of words
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- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Memory System (AREA)
- Multi Processors (AREA)
Description
〔産業上の利用分野〕
本発明は語長の異なるデータを扱うデータ処理
システムにおける記憶装置、特に可変語長のデー
タを記憶する装置のデータ記憶方法に関する。 〔従来の技術〕 従来、計算機制御におけるデータ処理システム
は第１図の如く構成されるものが多い。本システ
ムは機能的に４つの部分に分けられる。シーケン
サのようにビツト処理を行うビツト・プロセツサ
１０、汎用８ビツト・マイクロコンピユータに代
表されるバイト・プロセツサ１１、ミニコンピユ
ータあるいはそれ相当の機能をもつている16ビツ
ト・プロセツサ１２、これらのデータを記憶し処
理するメモリ１３である。これらが任意に組合さ
れて使用される場合がある。特にビツト構成の異
なるプロセツサが市販されている今日においては
さけられない問題である。何ずれある限られた機
種になるにしても、異種ビツト構成のプロセツサ
でシステム構成を行なう場合はなくならないとも
云える。 第１図のような構成では、データ・バス１ａ、
フドレス・バス１ｂで連結される。各プロセツサ
のデータ語長に注目するとプロセツサ１０は１ビ
ツトでバス１ｃ、プロセツサ１１は８ビツトでバ
ス１ｄ、プロセツサ１２は16ビツトでバス１ｅに
よりデータ・バス１ａに連結されている。データ
形成については第２図に示してある。 それぞれ第２図の１ｃ，１ｄ，１ｅがバス１
ｃ，１ｄ，１ｅであつて、それぞれ１ビツト、８
ビツト、16ビツトの場合を示している。 ところで、以上のような異なつた語長のデータ
を記憶するメモリ１３はいかなる構成をとり、い
かなる使い方をすればよいか、の問題がある。こ
れには大別して２つの手法がある。第１の方法は
第３図に示した如く、メモリ１３のアドレス空間
を16ビツト、８ビツト、１ビツトの各々の領域に
分割して使用するものである。これはいかにもメ
モリ使用効率が悪いし、記憶されたデータを処理
する場合には一定語長のデータに基準化される事
が必要である。こういつた観点から、多くのシス
テムではメモリ１３の語長に合つた形にデータを
ソフト処理して記憶する方法をとつている。これ
が第２の方法である。これは第１の方法の２つの
欠点を解決することができる反面、データ編成の
為のシフト処理のオーバー・ヘツドが増加し、処
理性能を低下させてしまう。 〔発明が解決しようとする課題〕 すなわち、２つの手法には次の欠点が存在す
る。 第１の方法では、メモリ効率の低下、異種デー
タの共存、があり、第２の方法では、処理性の低
下（処理速度の低下）である。 本発明は前記した従来技術に鑑みなされたもの
であり、その目的は異なる語長のデータを隙間な
く高速にメモリに記憶できる可変語長記憶装置の
データ記憶方法を提供するにある。 〔課題を解決するための手段〕 本発明は、メモリの一語となる2Nビツト（Ｎ：
自然数）の語長のデータを2Mビツト（Ｍ：自然
数）で構成されるアドレスに記憶し、2nビツト
（ｎ：零又は自然数、かつ、ｎ＜Ｎ）の語長のデ
ータを2Mビツト（Ｍ：自然数）と2Lビツト（Ｌ：
零又は自然数）とから構成されるアドレスに記憶
する可変語長記憶装置において、記憶すべきデー
タの語長が上記2Nビツトであれば、該データを上
記2Mビツトで構成されるアドレスに記憶し、ま
た、記憶すべきデータの語長が上記2nビツトであ
れば、該2nビツトの語長のデータを2N-n個用いて
2Nビツトの語長のデータに拡張して、上記2Mビツ
トと2Lビツトとから構成されるアドレスの2Mビツ
トによりメモリの一語を指定し、該アドレスの2L
ビツトにより上記指定された一語のうちの2nビツ
トに上記2nビツトの語長のデータを記憶すること
を特徴とするものである。 〔作用〕 本発明はデータの語長に応じてメモリアクセス
を行えるようにしたものである。 〔実施例〕 次に、本発明を好適に実施する具体的実施例を
図面を用いて詳細に説明する。 第４図は１、８、16ビツトの各データ語長毎の
メモリ構成イメージを示したものである。メモリ
１３の総ビツト数を256ビツトとした場合各語長
のデータ毎のメモリ構成は(a)１ビツト×256語、
(b)８ビツト×32語、(c)16ビツト×16語である。 勿論、これらの異なつた語長のデータはアドレ
ス空間を適切に割り付ける事により全て共存可能
である。 第５図は第１図に示したデータ処理システムに
おけるメモリ１３の代りに本発明になる記憶装置
５０に置き換えた場合を示している。その差異は
外見上ではデータバス１ａに１ビツトデータが送
出されていることを示す信号５ａ、８ビツトデー
タがデータバス１ａに送出されていることを示す
信号５ｂが付加されていることである。 またそれぞれのプロセツサからの書込みストロ
ーブが、OR回路５１でまとめられ、信号６ｂと
して記憶装置５０に入力される。 本発明はこれらの信号により記憶装置５０に入
力するデータをその語長に応じて記憶するように
動作するものである。 第６図は記憶装置５０の内部構成を示したもの
である。記憶装置５０はデータ入力用メモリ６
０、データ出力用メモリ６１、８ビツト・データ
を処理するデータ・プロセツサ６２、データの入
力ドライバ６３、出力ドライバ６４から構成され
る。記憶装置５０の機能は基本的に次の３項目に
集約される。 (i) データ入力メモリ６０ プロセツサ１０，１１，１２の送出したデー
タはデータ・バス１ａ，１ｆを介して記憶装置
５０に入力する。入力したデータは入力ドライ
バ６３で駆動された後、バス６ｅを通じてデー
タ入力用メモリ６０に記憶される。メモリ６０
への書き込みはストローブ６ｂにより行われ、
データ形成（語長）は信号５ａ，５ｂにより示
され、またアドレスはバス６ａにより指示され
ている。更に、記憶装置５０が選ばれている事
は信号６ｄによるが、本発明とは直接関係が少
ないので以後、信号６ｄについての説明は省略
する。さてメモリ６０に記憶されたデータは一
定の語長（本実施例では８ビツト）としてデー
タ・プロセツサ６２から発せられるアドレス信
号６ｇにより選択され、８ビツトデータ６ｈが
プロセツサ６２に読込まれて処理が行なわれ
る。この書込み、読出しの動作のタイムチヤー
トを第８図に示した。 第８図ａ書込みの場合、第８図ｂは読出しの
場合を示している。第８図ａではアドレスバス
６ａによるアドレス指定があるという前提で、
書込みストローブ信号６ｂの立下りを検知し、
データバス６ｅ上にデータが確立しているとい
う条件で、例えば＃ｎのメモリセルへの書込み
が行なわれることを示している。同図ｂについ
ても同様である。 (ii) データ出力メモリ プロセツサ６２によつて処理されたデータは
アドレス６ｊの指定するデータ出力用メモリ６
１のある領域にバス６ｋを介して、ストローブ
信号６ｉにより次々に書き込まれる。 メモリ６１に蓄積したデータはアドレス６
ａ、信号５ａ，５ｂの指示に従つてバス６ｆに
読み出され、データ出力要求信号６ｃによつて
アクテイブとなつた出力ドライバ６４を介して
データ・バス１ｆに出力される。出力データは
前記プロセツサ１０，１１，１２のいずれか１
つがこれを取り込む事になる。この読み出し、
書き込み時のタイムチヤートは、第９図に示
す。動作は第８図と同様である。 以上、任意語長のデータを入出力する場合の論
理付メモリ５０について説明した。次に、データ
入力用メモリ６０について第７図、第１０図〜第
１６図を用いてさらに説明する。 １、８、16ビツトデータに対するデータ入力用
メモリ６０へのアドレス付けを第１６図ａ，ｂ，
ｃに示す。前記した仮定の如く、メモリ６０の総
ビツト数は256ビツトであり、本メモリの語長は
最大の語長である16ビツトに合せ、その語数は16
語である。 (a) １ビツトデータの場合（2nビツト：ｎ＝０の
場合） アドレスは８ビツトから構成され、下位４ビ
ツト（2Mビツト：Ｍ＝２）により16ビツト×16
ワード（語）のメモリのワード（語）番号を、
上位４ビツト（2Lビツト：Ｌ＝２）によりその
一語内のビツト位置を指定することにより256
ビツト内の１ビツトのデータを特定する。 (b) ８ビツトデータの場合（2nビツト：ｎ＝３の
場合） アドレスは５ビツトから構成され、下位４ビ
ツト（2Mビツト：Ｍ＝２）により16ビツト×16
ワードのメモリのワード番号を、上位１ビツト
（2Lビツト：Ｌ＝０）によりそのワード内の上
位バイト（８ビツト）のデータか下位バイト
（８ビツト）のデータかを指定し、32バイト内
の１バイト（８ビツト）のデータを特定する。 (c) 16ビツトデータの場合（2Nビツト：Ｎ＝４の
場合） アドレスは４ビツト（2Mビツト：Ｎ＝２）か
ら構成され、この４ビツトにより16ビツト×16
ワードのメモリの１つのワード（16ビツト）の
データを特定する。 以上のように、データの語長によりアドレスの
意味付けが行われ、各語長のデータを同一のメモ
リ内に効率よく記憶することができる。 本データ入力用メモリ６０は、メモリ本体７０
入力データを語長に対応して編成するデータ編成
回路７１、１ビツト毎のストローブ信号を選択発
生するストローブ選択発生回路７２、書き込みア
ドレス・デコーダ７３、読み出しアドレス・デコ
ーダ７４、データ・セレクタ７５より構成され
る。構成要素をそれぞれの機能・動作は次のよう
になる。 (1) メモリ本体７０ 前記した仮定の如く、総ビツト数は256ビツ
トであり、本メモリの語長は最大の語長である
16ビツトに合せ、その語数は16語である。 (2) データ編成回路７１ バス６ｅを介して入力したデータはその形式
を示す信号７ｇ，７ｈに基づいて３通りに再編
成される。（第９図参照） (1) １（2n：ｎ＝０）ビツト ：バス６ｅの最下位ビツトのデータを16個
（2N-n：Ｎ＝４、ｎ＝０）用いて16ビツトの
データに拡張する。 (2) ８（2n：ｎ＝３）ビツト ：バス６ｅの下位バイトのデータを上位バ
イトへも拡張する。即ち下位バイトのデータ
を２個（2N-n：Ｎ＝４、ｎ＝３）用いて16ビ
ツトのデータに拡張する。 (3) 16ビツト：バス６ｅのデータそのまま。 以上の如く再編成されたデータ（16ビツト）
はバス７ａを介してメモリ本体７０へ入力す
る。 (3) ストローブ発生回路７２ データ・バス１ａ上のデータの記憶すべきア
ドレス６ａの上位４ビツト、ストローブ信号６
ｂ、データ形式を示す信号５ａ，５ｂを入力と
して、これをデコードし、メモリ本体７０の１
語（16ビツト）内の１ビツト毎へのストローブ
信号７ｂを発生する。 (4) 書き込みアドレス・デコーダ７３ アドレス６ａの下位４ビツトを入力とし、メ
モリ本体７０における語方向（16語）単位の指
定信号７ｃを発生する。 (5) 読み出しアドレス・デコーダ７４ データ・プロセツサ６２から発せられるアド
レス６ｇの上位４ビツトを入力とし、メモリ本
体７０における語方向のデータ（16ビツト）読
み出し信号７ｄを発生する。 (6) データ・セレクタ７５ 上記アドレス・デコーダ７４に指定され、読
み出された16ビツト・データの上位７ｅ又は下
位７ｆの８ビツトのいずれをデータとして用い
るかを選択するが、その選択にはアドレス６ｇ
の最下位ビツトが用いられる。結果として８ビ
ツト・データ６ｈが読み出される事になる。 次に、データ入力用メモリ６０を構成する各要
素の詳細を説明する。 第１０図はデータ編成回路７１の構成を示した
ものである。これは２つのデータ・セレクタ８
０，８１とデータ・セレクタ８１の選択条件を決
めるゲート８２から成る。今、入力データ６ｅが
１ビツト（2nビツト：ｎ＝０）である事を信号７
ｇ(H)，７ｈ(L)により知らされた時、入力データ６
ｅの最下位ビツトを他の上位７ビツトに延長し
て、最下位ビツトを８個用いて８ビツトに拡張し
た信号８ａ側がデータ・セレクタ８０によつて選
択される。これは、下位８ビツトとなる一方、デ
ータ・セレクタ８１でもゲート８２出力８ｃが７
ｇと一致するためデータ８ｂ側が上位８ビツトと
して選択され、最終的に最下位ビツトのデータを
16個を用いて拡張された16ビツト（2Nビツト：Ｎ
＝４）のデータ７ａが得られる。 次に、入力データ６ｅが８ビツト（2nビツト：
ｎ＝０）である事を信号７ｈ(H)，７ｇ(L)により指
示された場合、データ・セレクタ８０は入力デー
タ６ｅの下位８ビツトをそのまま通過させると共
に、ゲート８２により信号８ｃが７ｈと一致する
ためデータ８ｂが上位８ビツトとして選ばれる。
これは下位８ビツト・データと同じであり、最終
的に16ビツト（2Nビツト：Ｎ＝４）のデータが得
られる。 最後に信号７ｇ，７ｈにより入力データ６ｅが
１ビツトでも８ビツトでもないと判断された場合
にはこれを16ビツト・データであると判断し、デ
ータ・セレクタ８０，８１はそれぞれ元のデータ
６ｅ側を選択するように動作する。 第１１図に入力データ６ｅのパターンをａ、１
ビツトあるいは８ビツト・データとして得たデー
タ７ａのパターンをそれぞれｂ，ｃに示した。16
ビツト・データの場合はａそのままである。 次に、ストローブ発生回路７２の構成を詳細に
説明する。第１２図はデータ形式を示す信号５
ａ，５ｂと語長との関係を示したものである。
又、第１３図はストローブ発生回路７２の構成図
である。本回路はデコーダ１１０、ストローブ用
ゲート群１１１、オア・ゲート群１１２、データ
形式（語長）を判定し、ストローブ制御を行うゲ
ート１１３〜１１７から成る。各語長（１、８、
16ビツト）毎の回路動作は次の如くなる。 １（2n：ｎ＝０）ビツトデータの場合：アドレス
６ａの下位４ビツト（2Mビツト：Ｍ＝２）によ
りメモリ本体７０の16語の１つがアドレス・デ
コーダ７３の出力７ｃにより決定している。ア
ドレス６ａの上位４ビツト（2Lビツト：Ｌ＝
２）はデコーダ１１０に入力し、上記選択され
た１語（16ビツト）のいずれの１ビツトのデー
タにアクセスすべきかを得て、ストローブ用ゲ
ート群１１１の１つがストローブ６ｂを許可
し、オア・ゲート群１１２を介してストローブ
信号７ｂを作成する。但し、上記デコーダ１１
０はデータ語長が１ビツトである事を示す信号
５ａが“１”である時のみ有効であり、それ以
外は動作しない。 ８（2n：ｎ＝３）ビツトデータの場合：アドレス
６ａの下位４ビツト（2Mビツト：Ｍ＝２）によ
りメモリ本体７０の16語の１つがアドレス・デ
コーダ７３の出力７ｃにより決定している。ア
ドレス６ａの下位から５ビツト目の１ビツト
（2Lビツト：Ｌ＝０）１１ａの値により上記選
択された１語（16ビツト）の上位あるいは下位
の８ビツトのデータのいずれにアクセスすべき
かを決定する。 今、信号１１ａが“０”、信号５ｂが“１”
の時、ゲート１１５，１１７，１１８の流れで
ストローブ６ｂが許可され、信号１１ｂを介し
て信号７ｂの下位８ビツトにストローブ信号が
供給されて、所要の位置にデータがセツトされ
る。また、信号１１ａが“１”、信号５ｂが
“１”の時はゲート１１４，１１６，１１８の
流れでストローブ６ｂが許可され、信号１１ｃ
を介して信号７ｂの上位８ビツトにストローブ
信号が供給される。 16（2N：Ｎ＝４）ビツトの場合：信号５ａ“０”，
５ｂ“０”の時はデータが16ビツトである事を
示すから、ゲート１１３，１１６，１１７，１
１８，１１９の２つの流れでストローブ６ｂが
許可され、信号１１ｂ，１１ｃを介して信号７
ｂの全16ビツト（１語分）にストローブ信号を
供給する。 第１４図はメモリ本体７０内のメモリ・１ビ
ツトのメモリ・セルについて示したものであ
る。16語中のｊ語目、１語（16ビツト）中のｉ
ビツト目のメモリ・セル１２０と入力データバ
ス７ａ−ｉストローブ信号７ｂ−ｉ、書き込み
アドレス信号７ｃ−ｊ読み出しアドレス信号７
ｄ−ｊ、出力データバス７ｅ−ｊとの関係を示
してある。この１ビツトのメモリ・セルを配列
する事によりメモリ本体７０の全体を構成す
る。 第１５図は上記メモリ・セル１２０の構成を
示したもので、ライト・ゲート１３０、１ビツ
トのデータを記憶するフリツプ・フロツプ１３
１、リード・ゲート１３２より成る。 書き込みの場合：ストローブ信号７ｂ−ｉが
“０”、書き込みアドレス信号７ｃ−ｊが“０”
でライトゲート１３０が動作しフリツプ・フロ
ツプ１３１にストローブ１３ａが供給され、入
力データ７ａ−ｉが記憶される。 読み出しの場合：読み出しアドレス信号７ｄ−ｊ
が“０”でフリツプ・フロツプ１３１の記憶内
容が信号１３ｂを介しリード・ゲート１３２を
通じて出力データ・バス７ｅ−ｊに出力され
る。 上記した本発明の一実施例によれば、１、８、
16ビツトと語長の異なる各種形式のデータを隙間
なく効率よくメモリに記憶させる事ができ、８ビ
ツトの一定語長のデータとして読み出す事のでき
る効果を有する。 〔発明の効果〕 本発明によれば、任意語長のデータを性能低下
を招く事なしにメモリへ好適に記憶させる事がで
きるためメモリを効率よく使用することができ
る。
システムにおける記憶装置、特に可変語長のデー
タを記憶する装置のデータ記憶方法に関する。 〔従来の技術〕 従来、計算機制御におけるデータ処理システム
は第１図の如く構成されるものが多い。本システ
ムは機能的に４つの部分に分けられる。シーケン
サのようにビツト処理を行うビツト・プロセツサ
１０、汎用８ビツト・マイクロコンピユータに代
表されるバイト・プロセツサ１１、ミニコンピユ
ータあるいはそれ相当の機能をもつている16ビツ
ト・プロセツサ１２、これらのデータを記憶し処
理するメモリ１３である。これらが任意に組合さ
れて使用される場合がある。特にビツト構成の異
なるプロセツサが市販されている今日においては
さけられない問題である。何ずれある限られた機
種になるにしても、異種ビツト構成のプロセツサ
でシステム構成を行なう場合はなくならないとも
云える。 第１図のような構成では、データ・バス１ａ、
フドレス・バス１ｂで連結される。各プロセツサ
のデータ語長に注目するとプロセツサ１０は１ビ
ツトでバス１ｃ、プロセツサ１１は８ビツトでバ
ス１ｄ、プロセツサ１２は16ビツトでバス１ｅに
よりデータ・バス１ａに連結されている。データ
形成については第２図に示してある。 それぞれ第２図の１ｃ，１ｄ，１ｅがバス１
ｃ，１ｄ，１ｅであつて、それぞれ１ビツト、８
ビツト、16ビツトの場合を示している。 ところで、以上のような異なつた語長のデータ
を記憶するメモリ１３はいかなる構成をとり、い
かなる使い方をすればよいか、の問題がある。こ
れには大別して２つの手法がある。第１の方法は
第３図に示した如く、メモリ１３のアドレス空間
を16ビツト、８ビツト、１ビツトの各々の領域に
分割して使用するものである。これはいかにもメ
モリ使用効率が悪いし、記憶されたデータを処理
する場合には一定語長のデータに基準化される事
が必要である。こういつた観点から、多くのシス
テムではメモリ１３の語長に合つた形にデータを
ソフト処理して記憶する方法をとつている。これ
が第２の方法である。これは第１の方法の２つの
欠点を解決することができる反面、データ編成の
為のシフト処理のオーバー・ヘツドが増加し、処
理性能を低下させてしまう。 〔発明が解決しようとする課題〕 すなわち、２つの手法には次の欠点が存在す
る。 第１の方法では、メモリ効率の低下、異種デー
タの共存、があり、第２の方法では、処理性の低
下（処理速度の低下）である。 本発明は前記した従来技術に鑑みなされたもの
であり、その目的は異なる語長のデータを隙間な
く高速にメモリに記憶できる可変語長記憶装置の
データ記憶方法を提供するにある。 〔課題を解決するための手段〕 本発明は、メモリの一語となる2Nビツト（Ｎ：
自然数）の語長のデータを2Mビツト（Ｍ：自然
数）で構成されるアドレスに記憶し、2nビツト
（ｎ：零又は自然数、かつ、ｎ＜Ｎ）の語長のデ
ータを2Mビツト（Ｍ：自然数）と2Lビツト（Ｌ：
零又は自然数）とから構成されるアドレスに記憶
する可変語長記憶装置において、記憶すべきデー
タの語長が上記2Nビツトであれば、該データを上
記2Mビツトで構成されるアドレスに記憶し、ま
た、記憶すべきデータの語長が上記2nビツトであ
れば、該2nビツトの語長のデータを2N-n個用いて
2Nビツトの語長のデータに拡張して、上記2Mビツ
トと2Lビツトとから構成されるアドレスの2Mビツ
トによりメモリの一語を指定し、該アドレスの2L
ビツトにより上記指定された一語のうちの2nビツ
トに上記2nビツトの語長のデータを記憶すること
を特徴とするものである。 〔作用〕 本発明はデータの語長に応じてメモリアクセス
を行えるようにしたものである。 〔実施例〕 次に、本発明を好適に実施する具体的実施例を
図面を用いて詳細に説明する。 第４図は１、８、16ビツトの各データ語長毎の
メモリ構成イメージを示したものである。メモリ
１３の総ビツト数を256ビツトとした場合各語長
のデータ毎のメモリ構成は(a)１ビツト×256語、
(b)８ビツト×32語、(c)16ビツト×16語である。 勿論、これらの異なつた語長のデータはアドレ
ス空間を適切に割り付ける事により全て共存可能
である。 第５図は第１図に示したデータ処理システムに
おけるメモリ１３の代りに本発明になる記憶装置
５０に置き換えた場合を示している。その差異は
外見上ではデータバス１ａに１ビツトデータが送
出されていることを示す信号５ａ、８ビツトデー
タがデータバス１ａに送出されていることを示す
信号５ｂが付加されていることである。 またそれぞれのプロセツサからの書込みストロ
ーブが、OR回路５１でまとめられ、信号６ｂと
して記憶装置５０に入力される。 本発明はこれらの信号により記憶装置５０に入
力するデータをその語長に応じて記憶するように
動作するものである。 第６図は記憶装置５０の内部構成を示したもの
である。記憶装置５０はデータ入力用メモリ６
０、データ出力用メモリ６１、８ビツト・データ
を処理するデータ・プロセツサ６２、データの入
力ドライバ６３、出力ドライバ６４から構成され
る。記憶装置５０の機能は基本的に次の３項目に
集約される。 (i) データ入力メモリ６０ プロセツサ１０，１１，１２の送出したデー
タはデータ・バス１ａ，１ｆを介して記憶装置
５０に入力する。入力したデータは入力ドライ
バ６３で駆動された後、バス６ｅを通じてデー
タ入力用メモリ６０に記憶される。メモリ６０
への書き込みはストローブ６ｂにより行われ、
データ形成（語長）は信号５ａ，５ｂにより示
され、またアドレスはバス６ａにより指示され
ている。更に、記憶装置５０が選ばれている事
は信号６ｄによるが、本発明とは直接関係が少
ないので以後、信号６ｄについての説明は省略
する。さてメモリ６０に記憶されたデータは一
定の語長（本実施例では８ビツト）としてデー
タ・プロセツサ６２から発せられるアドレス信
号６ｇにより選択され、８ビツトデータ６ｈが
プロセツサ６２に読込まれて処理が行なわれ
る。この書込み、読出しの動作のタイムチヤー
トを第８図に示した。 第８図ａ書込みの場合、第８図ｂは読出しの
場合を示している。第８図ａではアドレスバス
６ａによるアドレス指定があるという前提で、
書込みストローブ信号６ｂの立下りを検知し、
データバス６ｅ上にデータが確立しているとい
う条件で、例えば＃ｎのメモリセルへの書込み
が行なわれることを示している。同図ｂについ
ても同様である。 (ii) データ出力メモリ プロセツサ６２によつて処理されたデータは
アドレス６ｊの指定するデータ出力用メモリ６
１のある領域にバス６ｋを介して、ストローブ
信号６ｉにより次々に書き込まれる。 メモリ６１に蓄積したデータはアドレス６
ａ、信号５ａ，５ｂの指示に従つてバス６ｆに
読み出され、データ出力要求信号６ｃによつて
アクテイブとなつた出力ドライバ６４を介して
データ・バス１ｆに出力される。出力データは
前記プロセツサ１０，１１，１２のいずれか１
つがこれを取り込む事になる。この読み出し、
書き込み時のタイムチヤートは、第９図に示
す。動作は第８図と同様である。 以上、任意語長のデータを入出力する場合の論
理付メモリ５０について説明した。次に、データ
入力用メモリ６０について第７図、第１０図〜第
１６図を用いてさらに説明する。 １、８、16ビツトデータに対するデータ入力用
メモリ６０へのアドレス付けを第１６図ａ，ｂ，
ｃに示す。前記した仮定の如く、メモリ６０の総
ビツト数は256ビツトであり、本メモリの語長は
最大の語長である16ビツトに合せ、その語数は16
語である。 (a) １ビツトデータの場合（2nビツト：ｎ＝０の
場合） アドレスは８ビツトから構成され、下位４ビ
ツト（2Mビツト：Ｍ＝２）により16ビツト×16
ワード（語）のメモリのワード（語）番号を、
上位４ビツト（2Lビツト：Ｌ＝２）によりその
一語内のビツト位置を指定することにより256
ビツト内の１ビツトのデータを特定する。 (b) ８ビツトデータの場合（2nビツト：ｎ＝３の
場合） アドレスは５ビツトから構成され、下位４ビ
ツト（2Mビツト：Ｍ＝２）により16ビツト×16
ワードのメモリのワード番号を、上位１ビツト
（2Lビツト：Ｌ＝０）によりそのワード内の上
位バイト（８ビツト）のデータか下位バイト
（８ビツト）のデータかを指定し、32バイト内
の１バイト（８ビツト）のデータを特定する。 (c) 16ビツトデータの場合（2Nビツト：Ｎ＝４の
場合） アドレスは４ビツト（2Mビツト：Ｎ＝２）か
ら構成され、この４ビツトにより16ビツト×16
ワードのメモリの１つのワード（16ビツト）の
データを特定する。 以上のように、データの語長によりアドレスの
意味付けが行われ、各語長のデータを同一のメモ
リ内に効率よく記憶することができる。 本データ入力用メモリ６０は、メモリ本体７０
入力データを語長に対応して編成するデータ編成
回路７１、１ビツト毎のストローブ信号を選択発
生するストローブ選択発生回路７２、書き込みア
ドレス・デコーダ７３、読み出しアドレス・デコ
ーダ７４、データ・セレクタ７５より構成され
る。構成要素をそれぞれの機能・動作は次のよう
になる。 (1) メモリ本体７０ 前記した仮定の如く、総ビツト数は256ビツ
トであり、本メモリの語長は最大の語長である
16ビツトに合せ、その語数は16語である。 (2) データ編成回路７１ バス６ｅを介して入力したデータはその形式
を示す信号７ｇ，７ｈに基づいて３通りに再編
成される。（第９図参照） (1) １（2n：ｎ＝０）ビツト ：バス６ｅの最下位ビツトのデータを16個
（2N-n：Ｎ＝４、ｎ＝０）用いて16ビツトの
データに拡張する。 (2) ８（2n：ｎ＝３）ビツト ：バス６ｅの下位バイトのデータを上位バ
イトへも拡張する。即ち下位バイトのデータ
を２個（2N-n：Ｎ＝４、ｎ＝３）用いて16ビ
ツトのデータに拡張する。 (3) 16ビツト：バス６ｅのデータそのまま。 以上の如く再編成されたデータ（16ビツト）
はバス７ａを介してメモリ本体７０へ入力す
る。 (3) ストローブ発生回路７２ データ・バス１ａ上のデータの記憶すべきア
ドレス６ａの上位４ビツト、ストローブ信号６
ｂ、データ形式を示す信号５ａ，５ｂを入力と
して、これをデコードし、メモリ本体７０の１
語（16ビツト）内の１ビツト毎へのストローブ
信号７ｂを発生する。 (4) 書き込みアドレス・デコーダ７３ アドレス６ａの下位４ビツトを入力とし、メ
モリ本体７０における語方向（16語）単位の指
定信号７ｃを発生する。 (5) 読み出しアドレス・デコーダ７４ データ・プロセツサ６２から発せられるアド
レス６ｇの上位４ビツトを入力とし、メモリ本
体７０における語方向のデータ（16ビツト）読
み出し信号７ｄを発生する。 (6) データ・セレクタ７５ 上記アドレス・デコーダ７４に指定され、読
み出された16ビツト・データの上位７ｅ又は下
位７ｆの８ビツトのいずれをデータとして用い
るかを選択するが、その選択にはアドレス６ｇ
の最下位ビツトが用いられる。結果として８ビ
ツト・データ６ｈが読み出される事になる。 次に、データ入力用メモリ６０を構成する各要
素の詳細を説明する。 第１０図はデータ編成回路７１の構成を示した
ものである。これは２つのデータ・セレクタ８
０，８１とデータ・セレクタ８１の選択条件を決
めるゲート８２から成る。今、入力データ６ｅが
１ビツト（2nビツト：ｎ＝０）である事を信号７
ｇ(H)，７ｈ(L)により知らされた時、入力データ６
ｅの最下位ビツトを他の上位７ビツトに延長し
て、最下位ビツトを８個用いて８ビツトに拡張し
た信号８ａ側がデータ・セレクタ８０によつて選
択される。これは、下位８ビツトとなる一方、デ
ータ・セレクタ８１でもゲート８２出力８ｃが７
ｇと一致するためデータ８ｂ側が上位８ビツトと
して選択され、最終的に最下位ビツトのデータを
16個を用いて拡張された16ビツト（2Nビツト：Ｎ
＝４）のデータ７ａが得られる。 次に、入力データ６ｅが８ビツト（2nビツト：
ｎ＝０）である事を信号７ｈ(H)，７ｇ(L)により指
示された場合、データ・セレクタ８０は入力デー
タ６ｅの下位８ビツトをそのまま通過させると共
に、ゲート８２により信号８ｃが７ｈと一致する
ためデータ８ｂが上位８ビツトとして選ばれる。
これは下位８ビツト・データと同じであり、最終
的に16ビツト（2Nビツト：Ｎ＝４）のデータが得
られる。 最後に信号７ｇ，７ｈにより入力データ６ｅが
１ビツトでも８ビツトでもないと判断された場合
にはこれを16ビツト・データであると判断し、デ
ータ・セレクタ８０，８１はそれぞれ元のデータ
６ｅ側を選択するように動作する。 第１１図に入力データ６ｅのパターンをａ、１
ビツトあるいは８ビツト・データとして得たデー
タ７ａのパターンをそれぞれｂ，ｃに示した。16
ビツト・データの場合はａそのままである。 次に、ストローブ発生回路７２の構成を詳細に
説明する。第１２図はデータ形式を示す信号５
ａ，５ｂと語長との関係を示したものである。
又、第１３図はストローブ発生回路７２の構成図
である。本回路はデコーダ１１０、ストローブ用
ゲート群１１１、オア・ゲート群１１２、データ
形式（語長）を判定し、ストローブ制御を行うゲ
ート１１３〜１１７から成る。各語長（１、８、
16ビツト）毎の回路動作は次の如くなる。 １（2n：ｎ＝０）ビツトデータの場合：アドレス
６ａの下位４ビツト（2Mビツト：Ｍ＝２）によ
りメモリ本体７０の16語の１つがアドレス・デ
コーダ７３の出力７ｃにより決定している。ア
ドレス６ａの上位４ビツト（2Lビツト：Ｌ＝
２）はデコーダ１１０に入力し、上記選択され
た１語（16ビツト）のいずれの１ビツトのデー
タにアクセスすべきかを得て、ストローブ用ゲ
ート群１１１の１つがストローブ６ｂを許可
し、オア・ゲート群１１２を介してストローブ
信号７ｂを作成する。但し、上記デコーダ１１
０はデータ語長が１ビツトである事を示す信号
５ａが“１”である時のみ有効であり、それ以
外は動作しない。 ８（2n：ｎ＝３）ビツトデータの場合：アドレス
６ａの下位４ビツト（2Mビツト：Ｍ＝２）によ
りメモリ本体７０の16語の１つがアドレス・デ
コーダ７３の出力７ｃにより決定している。ア
ドレス６ａの下位から５ビツト目の１ビツト
（2Lビツト：Ｌ＝０）１１ａの値により上記選
択された１語（16ビツト）の上位あるいは下位
の８ビツトのデータのいずれにアクセスすべき
かを決定する。 今、信号１１ａが“０”、信号５ｂが“１”
の時、ゲート１１５，１１７，１１８の流れで
ストローブ６ｂが許可され、信号１１ｂを介し
て信号７ｂの下位８ビツトにストローブ信号が
供給されて、所要の位置にデータがセツトされ
る。また、信号１１ａが“１”、信号５ｂが
“１”の時はゲート１１４，１１６，１１８の
流れでストローブ６ｂが許可され、信号１１ｃ
を介して信号７ｂの上位８ビツトにストローブ
信号が供給される。 16（2N：Ｎ＝４）ビツトの場合：信号５ａ“０”，
５ｂ“０”の時はデータが16ビツトである事を
示すから、ゲート１１３，１１６，１１７，１
１８，１１９の２つの流れでストローブ６ｂが
許可され、信号１１ｂ，１１ｃを介して信号７
ｂの全16ビツト（１語分）にストローブ信号を
供給する。 第１４図はメモリ本体７０内のメモリ・１ビ
ツトのメモリ・セルについて示したものであ
る。16語中のｊ語目、１語（16ビツト）中のｉ
ビツト目のメモリ・セル１２０と入力データバ
ス７ａ−ｉストローブ信号７ｂ−ｉ、書き込み
アドレス信号７ｃ−ｊ読み出しアドレス信号７
ｄ−ｊ、出力データバス７ｅ−ｊとの関係を示
してある。この１ビツトのメモリ・セルを配列
する事によりメモリ本体７０の全体を構成す
る。 第１５図は上記メモリ・セル１２０の構成を
示したもので、ライト・ゲート１３０、１ビツ
トのデータを記憶するフリツプ・フロツプ１３
１、リード・ゲート１３２より成る。 書き込みの場合：ストローブ信号７ｂ−ｉが
“０”、書き込みアドレス信号７ｃ−ｊが“０”
でライトゲート１３０が動作しフリツプ・フロ
ツプ１３１にストローブ１３ａが供給され、入
力データ７ａ−ｉが記憶される。 読み出しの場合：読み出しアドレス信号７ｄ−ｊ
が“０”でフリツプ・フロツプ１３１の記憶内
容が信号１３ｂを介しリード・ゲート１３２を
通じて出力データ・バス７ｅ−ｊに出力され
る。 上記した本発明の一実施例によれば、１、８、
16ビツトと語長の異なる各種形式のデータを隙間
なく効率よくメモリに記憶させる事ができ、８ビ
ツトの一定語長のデータとして読み出す事のでき
る効果を有する。 〔発明の効果〕 本発明によれば、任意語長のデータを性能低下
を招く事なしにメモリへ好適に記憶させる事がで
きるためメモリを効率よく使用することができ
る。
第１図はデータ処理システムを示す図、第２図
はデータ形式を示す図、第３図は従来のメモリ使
用例を示す図、第４図は１語の語長に対応するメ
モリ空間を示す図、第５図は本発明になるメモリ
を含むデータ処理システムを示す図、第６図は本
発明の一実施例になる可変語長入出力記憶装置の
構成を示す図、第７図は本発明の一実施例になる
メモリ部の構成を示す図、第８図、第９図は、メ
モリ部のリード、ライト時のタイムチヤート図、
第１０図はその中の可変語長データの編成回路構
成を示す図、第１１図は編成後のデータ形式を示
す図、第１２図は語長指定信号のパターンを示す
図、第１３図はストローブ発生回路の構成を示す
図、第１４図はメモリ・セルと各種信号との接続
関係を示す図、第１５図はメモリ・セル内の回路
構成を示す図、第１６図はデータ入力用メモリ６
０へのアドレス付けを示す図である。 ６０……データ入力用メモリ、６１……データ
出力用メモリ、７０……メモリ本体、７１……デ
ータ編成回路、７２……ストローブ発生回路、７
３，７４……アドレス・デコーダ、７５……デー
タ・セレクタ、１１１〜１１７……ゲート、１１
０……デコーダ。
はデータ形式を示す図、第３図は従来のメモリ使
用例を示す図、第４図は１語の語長に対応するメ
モリ空間を示す図、第５図は本発明になるメモリ
を含むデータ処理システムを示す図、第６図は本
発明の一実施例になる可変語長入出力記憶装置の
構成を示す図、第７図は本発明の一実施例になる
メモリ部の構成を示す図、第８図、第９図は、メ
モリ部のリード、ライト時のタイムチヤート図、
第１０図はその中の可変語長データの編成回路構
成を示す図、第１１図は編成後のデータ形式を示
す図、第１２図は語長指定信号のパターンを示す
図、第１３図はストローブ発生回路の構成を示す
図、第１４図はメモリ・セルと各種信号との接続
関係を示す図、第１５図はメモリ・セル内の回路
構成を示す図、第１６図はデータ入力用メモリ６
０へのアドレス付けを示す図である。 ６０……データ入力用メモリ、６１……データ
出力用メモリ、７０……メモリ本体、７１……デ
ータ編成回路、７２……ストローブ発生回路、７
３，７４……アドレス・デコーダ、７５……デー
タ・セレクタ、１１１〜１１７……ゲート、１１
０……デコーダ。
Claims (1)
- 【特許請求の範囲】 １ メモリの一語となる2Nビツト（Ｎ：自然数）
の語長のデータを2Mビツト（Ｍ：自然数）で構成
されるアドレスに記憶し、2nビツト（ｎ：零又は
自然数、かつ、ｎ＜Ｎ）の語長のデータを2Mビツ
ト（Ｍ：自然数）と2Lビツト（Ｌ：零又は自然
数）とから構成されるアドレスに記憶する可変語
長記憶装置において、 記憶すべきデータの語長が上記2Nビツトであれ
ば、該データを上記2Mビツトで構成されるアドレ
スに記憶し、 また、記憶すべきデータの語長が上記2nビツト
であれば、該2nビツトの語長のデータを2N-n個用
いて2Nビツトの語長のデータに拡張して、上記2M
ビツトと2Lビツトとから構成されるアドレスの2M
ビツトによりメモリの一語を指定し、該アドレス
の2Lビツトにより上記指定された一語のうちの2n
ビツトに上記2nビツトの語長のデータを記憶する
ことを特徴とする可変語長記憶装置のデータ記憶
方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12795879A JPS5652454A (en) | 1979-10-05 | 1979-10-05 | Input/output control method of variable word length memory |
| US06/533,803 US4523276A (en) | 1979-10-05 | 1983-09-19 | Input/output control device with memory device for storing variable-length data and method of controlling thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12795879A JPS5652454A (en) | 1979-10-05 | 1979-10-05 | Input/output control method of variable word length memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5652454A JPS5652454A (en) | 1981-05-11 |
| JPS6363938B2 true JPS6363938B2 (ja) | 1988-12-09 |
Family
ID=14972858
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12795879A Granted JPS5652454A (en) | 1979-10-05 | 1979-10-05 | Input/output control method of variable word length memory |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4523276A (ja) |
| JP (1) | JPS5652454A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US6552730B1 (en) | 1984-10-05 | 2003-04-22 | Hitachi, Ltd. | Method and apparatus for bit operational process |
| US5034900A (en) * | 1984-10-05 | 1991-07-23 | Hitachi, Ltd. | Method and apparatus for bit operational process |
| JPS6226561A (ja) * | 1985-07-26 | 1987-02-04 | Toshiba Corp | パ−ソナルコンピユ−タ |
| JPS63226762A (ja) * | 1987-03-16 | 1988-09-21 | Hitachi Ltd | デ−タ処理方式 |
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