JPS6156826B2 - - Google Patents
Info
- Publication number
- JPS6156826B2 JPS6156826B2 JP10084481A JP10084481A JPS6156826B2 JP S6156826 B2 JPS6156826 B2 JP S6156826B2 JP 10084481 A JP10084481 A JP 10084481A JP 10084481 A JP10084481 A JP 10084481A JP S6156826 B2 JPS6156826 B2 JP S6156826B2
- Authority
- JP
- Japan
- Prior art keywords
- image
- processed
- memory
- data
- memory block
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000015654 memory Effects 0.000 claims description 95
- 238000000034 method Methods 0.000 claims description 5
- 230000004044 response Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 13
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 238000010187 selection method Methods 0.000 description 1
- 238000003786 synthesis reaction Methods 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T1/00—General purpose image data processing
- G06T1/60—Memory management
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Image Processing (AREA)
Description
【発明の詳細な説明】
本発明は、画像処理に使用されるメモリ方式に
関し、簡単な構成で複数の画像メモリブロツクを
自由に組み合せることにより任意のメモリ空間を
構成できるようにするものである。
関し、簡単な構成で複数の画像メモリブロツクを
自由に組み合せることにより任意のメモリ空間を
構成できるようにするものである。
電子計算機で画像処理を行ない、デイスプレイ
やプリンタ等の画像出力装置で出力する場合、第
１図イのように１つの処理対象画像ｄが、丁度１
つの画像メモリブロツクで処理できる大きさであ
ればよいが、ロ図のように処理対象画像Ｄが、前
記処理対象画像ｄより大きく、１つの画像メモリ
ブロツクの容量では処理できない場合は、該処理
対象画像Ｄを、メモリブロツク単位に分割して処
理しなければならない。ところがそれでは画像Ｄ
が、各メモリブロツクで処理できる大きさの画像
d1，d2………毎に分割して別々に出力されるの
で、画像Ｄ全体としての相互関係が把握し難く、
処理作業上不便である。画像Ｄ総てを一度に処理
できる大容量のメモリを使用すると共にデイスプ
レイ等の出力手段も大きくして、一つのまとまつ
た画像として扱えるようにすることが望まれる
が、それでは逆に小さな画像を扱うときはメモリ
や、デイスプレイ画面などの画像出力装置の利用
率が低下し、無駄が大きくなる。
やプリンタ等の画像出力装置で出力する場合、第
１図イのように１つの処理対象画像ｄが、丁度１
つの画像メモリブロツクで処理できる大きさであ
ればよいが、ロ図のように処理対象画像Ｄが、前
記処理対象画像ｄより大きく、１つの画像メモリ
ブロツクの容量では処理できない場合は、該処理
対象画像Ｄを、メモリブロツク単位に分割して処
理しなければならない。ところがそれでは画像Ｄ
が、各メモリブロツクで処理できる大きさの画像
d1，d2………毎に分割して別々に出力されるの
で、画像Ｄ全体としての相互関係が把握し難く、
処理作業上不便である。画像Ｄ総てを一度に処理
できる大容量のメモリを使用すると共にデイスプ
レイ等の出力手段も大きくして、一つのまとまつ
た画像として扱えるようにすることが望まれる
が、それでは逆に小さな画像を扱うときはメモリ
や、デイスプレイ画面などの画像出力装置の利用
率が低下し、無駄が大きくなる。
本発明は、このような問題を解消し、比較的小
容量のメモリブロツクを複数個備えておき、処理
対象画像の大きさに応じて所要数のメモリブロツ
クを組み合せて任意のメモリ空間を構成し、一つ
の処理対象画像がまとまつた一つの画像として扱
えるようにすることを目的とする。この目的を達
成するために、本発明は、処理対象画像が複数の
メモリブロツクに分散して記憶され、これらのメ
モリブロツクを読み出して１つの処理対象画像が
構成されるメモリ方式において、 複数のメモリブロツクは、夫々リード・ライト
バスに接続されると共に、アドレスバスを介し
て、各メモリブロツクにアドレス情報を送出する
制御部に接続されていること、 各メモリブロツクにレジスターと照合手段を備
え、該レジスターには、各メモリブロツクが構成
する処理対象画像を識別するデータ及び各処理対
象画像内において各メモリブロツクが占める位置
を示すデータを設定するビツトを備えているこ
と、 アドレスデータは、各メモリブロツク内におけ
るアドレスデータの他に処理対象画像の識別デー
タと該処理対象画像内におけるメモリブロツクの
占める位置データとを有しており、該アドレスデ
ータと前記レジスターの設定内容とを照合すべ
く、前記照合手段にレジスターとアドレスバスが
接続されていること、 該照合手段から出力するセレクト信号によつ
て、各メモリブロツクからの読出しデータの１つ
を選択する選択手段を有していること、を特徴と
する構成を採つている。
容量のメモリブロツクを複数個備えておき、処理
対象画像の大きさに応じて所要数のメモリブロツ
クを組み合せて任意のメモリ空間を構成し、一つ
の処理対象画像がまとまつた一つの画像として扱
えるようにすることを目的とする。この目的を達
成するために、本発明は、処理対象画像が複数の
メモリブロツクに分散して記憶され、これらのメ
モリブロツクを読み出して１つの処理対象画像が
構成されるメモリ方式において、 複数のメモリブロツクは、夫々リード・ライト
バスに接続されると共に、アドレスバスを介し
て、各メモリブロツクにアドレス情報を送出する
制御部に接続されていること、 各メモリブロツクにレジスターと照合手段を備
え、該レジスターには、各メモリブロツクが構成
する処理対象画像を識別するデータ及び各処理対
象画像内において各メモリブロツクが占める位置
を示すデータを設定するビツトを備えているこ
と、 アドレスデータは、各メモリブロツク内におけ
るアドレスデータの他に処理対象画像の識別デー
タと該処理対象画像内におけるメモリブロツクの
占める位置データとを有しており、該アドレスデ
ータと前記レジスターの設定内容とを照合すべ
く、前記照合手段にレジスターとアドレスバスが
接続されていること、 該照合手段から出力するセレクト信号によつ
て、各メモリブロツクからの読出しデータの１つ
を選択する選択手段を有していること、を特徴と
する構成を採つている。
次に本発明の実施例を説明する。第２図はメモ
リ方式の全容を示すブロツク図であり、複数のメ
モリブロツクM1〜Mnと、これらのメモリブロツ
クM1〜Mnのうちの指定されたメモリブロツクの
データを選択的に出力させる選択回路Ｓ、及びこ
れらを制御するマイクロプロセツサ等の制御部Ｃ
を備えている。第３図はこれらのメモリブロツク
M1〜Mnの内の１つのメモリブロツクを示すブロ
ツク図、第４図は選択回路Ｓを示すブロツク図で
ある。第２図において、複数のメモリブロツク
M1〜Mnは、夫々リード・ライトバス１に接続さ
れると共に、アドレスバス２を介して制御部Ｃに
接続されている。制御部Ｃによつて、メモリブロ
ツクM1〜Mnの内の指定の１つのメモリブロツク
が選択されると共に、その中のリード・ライトす
べきアドレスがアクセスされる。これらの回路
は、マルチコントローラで制御され、選択回路Ｓ
からの読み出しデータが、インターフエイス回路
を介してデイスプレイやプリンタ等の出力装置に
出力されたり、ホストコンピユータに送出され
る。
リ方式の全容を示すブロツク図であり、複数のメ
モリブロツクM1〜Mnと、これらのメモリブロツ
クM1〜Mnのうちの指定されたメモリブロツクの
データを選択的に出力させる選択回路Ｓ、及びこ
れらを制御するマイクロプロセツサ等の制御部Ｃ
を備えている。第３図はこれらのメモリブロツク
M1〜Mnの内の１つのメモリブロツクを示すブロ
ツク図、第４図は選択回路Ｓを示すブロツク図で
ある。第２図において、複数のメモリブロツク
M1〜Mnは、夫々リード・ライトバス１に接続さ
れると共に、アドレスバス２を介して制御部Ｃに
接続されている。制御部Ｃによつて、メモリブロ
ツクM1〜Mnの内の指定の１つのメモリブロツク
が選択されると共に、その中のリード・ライトす
べきアドレスがアクセスされる。これらの回路
は、マルチコントローラで制御され、選択回路Ｓ
からの読み出しデータが、インターフエイス回路
を介してデイスプレイやプリンタ等の出力装置に
出力されたり、ホストコンピユータに送出され
る。
メモリブロツクM1〜Mnのうちの１つを代表し
て示した第３図において、ｍは１つのメモリブロ
ツク内の画像メモリであり、アドレスバス２から
入力されるアドレスデータの下位のビツトがバス
２１から入力して画像メモリｍ内のアドレスが指
定される。バス２２から入力する上位のビツト
は、メモリブロツクM1〜Mnのうちのアクセスす
べきメモリブロツクを指定するデータが設定され
る。一方各メモリブロツクM1〜Mnは、レジスタ
ー３を備えており、該レジスター３には、自己の
メモリブロツクが構成する処理対象画像の識別デ
ータ及び該処理対象画像内において自己のメモリ
ブロツクが占める位置を示すデータがセツトされ
る。そして制御部Ｃからアドレスデータが入力す
ると、該アドレスデータの上位のビツトの値とレ
ジスター３に設定されている値とが照合回路４で
照合され、一致しておれば一致信号Ssが選択回
路Ｓへ通知される。この一致信号が発生すると、
一致信号の発生元のレジスター３が所属する画像
メモリｍがアクセスされ、アドレスデータの下位
ビツトで指定されたアドレスにリード・ライトが
行なわれる。このとき他の画像メモリは、一致信
号が発生しないためアクセスされない。
て示した第３図において、ｍは１つのメモリブロ
ツク内の画像メモリであり、アドレスバス２から
入力されるアドレスデータの下位のビツトがバス
２１から入力して画像メモリｍ内のアドレスが指
定される。バス２２から入力する上位のビツト
は、メモリブロツクM1〜Mnのうちのアクセスす
べきメモリブロツクを指定するデータが設定され
る。一方各メモリブロツクM1〜Mnは、レジスタ
ー３を備えており、該レジスター３には、自己の
メモリブロツクが構成する処理対象画像の識別デ
ータ及び該処理対象画像内において自己のメモリ
ブロツクが占める位置を示すデータがセツトされ
る。そして制御部Ｃからアドレスデータが入力す
ると、該アドレスデータの上位のビツトの値とレ
ジスター３に設定されている値とが照合回路４で
照合され、一致しておれば一致信号Ssが選択回
路Ｓへ通知される。この一致信号が発生すると、
一致信号の発生元のレジスター３が所属する画像
メモリｍがアクセスされ、アドレスデータの下位
ビツトで指定されたアドレスにリード・ライトが
行なわれる。このとき他の画像メモリは、一致信
号が発生しないためアクセスされない。
メモリブロツクM1〜Mnは総てこのような構成
になつており、各メモリブロツクM1〜Mnから第
４図のようにリードデータSd………がマルチプ
レクサ５に入力すると共に、メモリ選択信号Ss
がエンコーダ６に入力される。そして該エンコー
ダ６による解読信号がマルチプレクサ５に入力し
て、選択信号Ssを発生したレジスター３のメモ
リブロツクからのリードデータSdのみが選択さ
れて、マルチプレクサ５から出力される。
になつており、各メモリブロツクM1〜Mnから第
４図のようにリードデータSd………がマルチプ
レクサ５に入力すると共に、メモリ選択信号Ss
がエンコーダ６に入力される。そして該エンコー
ダ６による解読信号がマルチプレクサ５に入力し
て、選択信号Ssを発生したレジスター３のメモ
リブロツクからのリードデータSdのみが選択さ
れて、マルチプレクサ５から出力される。
例えば第５図に示すように、処理対象画像が
D1，D2………のようにいくつか有る場合、メモ
リブロツクM1〜Mnは夫々処理対象画像D1のため
に例えば５ブロツク、処理対象画像D2のために
例えば６ブロツクというように割当てられる。そ
のため、或る１つのメモリブロツクをアクセスす
るには、その処理対象画像D1，D2………を識別
するためのデータと、各処理対象画像D1，D2…
……の内部において割当てられたメモリブロツク
M1〜Mnを識別するためのデータとが必要であ
り、これらのデータが前記レジスター３にセツト
される。例えば処理対象画像D1が処理される場
合であれば、該処理対象画像D1のために割当て
られたメモリブロツクのレジスター３のみが、あ
る１つのビツトを利用してフラグ“１”が設定さ
れ、処理対象画像D1以外のために割当てられた
メモリブロツクのレジスター３には、“０”が設
定れる。またレジスター３の他のある２つのビツ
トを利用して、処理対象画像D1，D2………内に
おけるメモリブロツクのＸ方向及びＹ方向の割当
位置を示すデータがセツトされる。一方アドレス
データは、例えば13ビツトからなつているものと
すると、その内の最上位の１ビツトに処理対象画
像D1，D2………を識別するデータが設定され、
次の下位の２つのビツトで処理対象画像D1，D2
………を構成するメモリ空間内におけるメモリブ
ロツクM1〜Mnの位置識別データが設定される。
D1，D2………のようにいくつか有る場合、メモ
リブロツクM1〜Mnは夫々処理対象画像D1のため
に例えば５ブロツク、処理対象画像D2のために
例えば６ブロツクというように割当てられる。そ
のため、或る１つのメモリブロツクをアクセスす
るには、その処理対象画像D1，D2………を識別
するためのデータと、各処理対象画像D1，D2…
……の内部において割当てられたメモリブロツク
M1〜Mnを識別するためのデータとが必要であ
り、これらのデータが前記レジスター３にセツト
される。例えば処理対象画像D1が処理される場
合であれば、該処理対象画像D1のために割当て
られたメモリブロツクのレジスター３のみが、あ
る１つのビツトを利用してフラグ“１”が設定さ
れ、処理対象画像D1以外のために割当てられた
メモリブロツクのレジスター３には、“０”が設
定れる。またレジスター３の他のある２つのビツ
トを利用して、処理対象画像D1，D2………内に
おけるメモリブロツクのＸ方向及びＹ方向の割当
位置を示すデータがセツトされる。一方アドレス
データは、例えば13ビツトからなつているものと
すると、その内の最上位の１ビツトに処理対象画
像D1，D2………を識別するデータが設定され、
次の下位の２つのビツトで処理対象画像D1，D2
………を構成するメモリ空間内におけるメモリブ
ロツクM1〜Mnの位置識別データが設定される。
そのため制御部Ｃからのアドレスデータが入力
すると、まずアドレスデータの上位のビツトの処
理対象画像識別データ及び１つの処理対象画像内
の割当てメモリブロツク識別データが、レジスタ
ー３の設定内容と比較照合され、一致すると前記
のように選択信号Ssがエンコーダ６に出力され
て解読された後、マルチプレクサ５に入力し、選
択信号を発したレジスター３の属するメモリブロ
ツクがアクセスされて読み出しデータが出力され
る。
すると、まずアドレスデータの上位のビツトの処
理対象画像識別データ及び１つの処理対象画像内
の割当てメモリブロツク識別データが、レジスタ
ー３の設定内容と比較照合され、一致すると前記
のように選択信号Ssがエンコーダ６に出力され
て解読された後、マルチプレクサ５に入力し、選
択信号を発したレジスター３の属するメモリブロ
ツクがアクセスされて読み出しデータが出力され
る。
この場合デイスプレイ画面などの大きさが１つ
の処理対象画像D1，D2………より小さければ、
当然１つの処理対象画像Ｄの全面を一度に１つの
デイスプレイ画面などに出力することはできない
が、本発明によれば１つの処理対象画像内の任意
の位置を出力して処理することができる。例えば
処理対象画像Ｄを構成する各領域d1〜d5が夫々５
個のメモリブロツクに割当てられているとする
と、各領域d1〜d4にまたがつているP1位置を表示
して処理したり、表示位置を連続的に移動させる
こともできる。P1位置を処理する場合は、各領域
d1〜d4が割当てられたメモリブロツクが交互に読
み出されるが、この場合同一処理対象画像D1を
処理するので、アドレスデータの処理対象画像識
別データは総て“１”が設定され、メモリブロツ
ク識別データが、処理対象画像の各領域に対応し
てd1→d2、d4→d5と変化するので、これによつて
各メモリブロツクが交互に選択され、読み出しデ
ータがマルチプレクサ５から出力される。
の処理対象画像D1，D2………より小さければ、
当然１つの処理対象画像Ｄの全面を一度に１つの
デイスプレイ画面などに出力することはできない
が、本発明によれば１つの処理対象画像内の任意
の位置を出力して処理することができる。例えば
処理対象画像Ｄを構成する各領域d1〜d5が夫々５
個のメモリブロツクに割当てられているとする
と、各領域d1〜d4にまたがつているP1位置を表示
して処理したり、表示位置を連続的に移動させる
こともできる。P1位置を処理する場合は、各領域
d1〜d4が割当てられたメモリブロツクが交互に読
み出されるが、この場合同一処理対象画像D1を
処理するので、アドレスデータの処理対象画像識
別データは総て“１”が設定され、メモリブロツ
ク識別データが、処理対象画像の各領域に対応し
てd1→d2、d4→d5と変化するので、これによつて
各メモリブロツクが交互に選択され、読み出しデ
ータがマルチプレクサ５から出力される。
したがつて、デイスプレイ画面より大きい処理
対象画像であるためにメモリブロツクが複数にま
たがつていても、あたかも１つの連続した画像と
して任意の位置を出力して扱うことができ、画像
処理が極めて簡便になる。またデイスプレイ画面
単位の複数のメモリブロツクを自由自在に組み合
せて処理対象画像を構成できるので、メモリブロ
ツクの利用効率も勝れたものとなり、かつ簡単な
回路構成で実現できる。
対象画像であるためにメモリブロツクが複数にま
たがつていても、あたかも１つの連続した画像と
して任意の位置を出力して扱うことができ、画像
処理が極めて簡便になる。またデイスプレイ画面
単位の複数のメモリブロツクを自由自在に組み合
せて処理対象画像を構成できるので、メモリブロ
ツクの利用効率も勝れたものとなり、かつ簡単な
回路構成で実現できる。
第６図は本発明を３次元方向のメモリ空間に適
用した例である。第６図は全容を示すブロツク図
で、第２図と同一部分は同一符号が付されてい
る。第７図は第３図に対応して１つのメモリブロ
ツクを示した図、第８図は第４図に対応して選択
回路を示した図である。この場合は各メモリブロ
ツクM1〜Mnが３次元方向のメモリ空間位置を占
めるので、レジスター３ａとしては、自己のメモ
リブロツクが構成する処理対象画像の識別データ
と、該処理対象画像内において自己のメモリブロ
ツクが占めるＸ方向、Ｙ方向およびＺ方向の位置
を設定するビツトを備えている。そのためアドレ
スデータも、処理対象画像の識別データ、該処理
対象画像内における各メモリブロツクのＸ方向、
Ｙ方向およびＺ方向の位置を示すデータを上位の
ビツトに備えている。従つて照合回路４ａでは、
アドレスデータのＸ・Ｙ・Ｚ方向の値とレジスタ
ー３ａのＸ・Ｙ・Ｚ方向の各設定値とが照合さ
れ、総て一致すると一致信号が選択回路Ｓへ出力
され、エンコーダで解読されて、レジスター３ａ
から一致信号を発生したメモリブロツクがアクセ
スされて読み出しが行なわれる。
用した例である。第６図は全容を示すブロツク図
で、第２図と同一部分は同一符号が付されてい
る。第７図は第３図に対応して１つのメモリブロ
ツクを示した図、第８図は第４図に対応して選択
回路を示した図である。この場合は各メモリブロ
ツクM1〜Mnが３次元方向のメモリ空間位置を占
めるので、レジスター３ａとしては、自己のメモ
リブロツクが構成する処理対象画像の識別データ
と、該処理対象画像内において自己のメモリブロ
ツクが占めるＸ方向、Ｙ方向およびＺ方向の位置
を設定するビツトを備えている。そのためアドレ
スデータも、処理対象画像の識別データ、該処理
対象画像内における各メモリブロツクのＸ方向、
Ｙ方向およびＺ方向の位置を示すデータを上位の
ビツトに備えている。従つて照合回路４ａでは、
アドレスデータのＸ・Ｙ・Ｚ方向の値とレジスタ
ー３ａのＸ・Ｙ・Ｚ方向の各設定値とが照合さ
れ、総て一致すると一致信号が選択回路Ｓへ出力
され、エンコーダで解読されて、レジスター３ａ
から一致信号を発生したメモリブロツクがアクセ
スされて読み出しが行なわれる。
このようにして、いまメモリが1024×1024×８
ビツトからなるとすると、これを自由に組み合せ
ることにより、例えば1024×1024×16とか1024×
1024×32とか2048×2048×16とかの３次元方向の
メモリ空間を構成することができる。なおライト
バスは８ビツトで、データ入力部およびデータ出
力部と外部とのインターフエイスは、８、16、
24、32ビツト等であるとすると、入力部７または
データの出力部のデータ合成回路８で、16、８、
24 ８、32 ８のデータの分解、合成が行なわれ
る。
ビツトからなるとすると、これを自由に組み合せ
ることにより、例えば1024×1024×16とか1024×
1024×32とか2048×2048×16とかの３次元方向の
メモリ空間を構成することができる。なおライト
バスは８ビツトで、データ入力部およびデータ出
力部と外部とのインターフエイスは、８、16、
24、32ビツト等であるとすると、入力部７または
データの出力部のデータ合成回路８で、16、８、
24 ８、32 ８のデータの分解、合成が行なわれ
る。
以上メモリブロツクM1〜Mnの読み出しについ
て説明したが、データの書込みは、前記実施例も
この実施例も、選択信号で一致信号発生元のメモ
リブロツクをアクセスして、ライトバス１からの
データが書込まれる。
て説明したが、データの書込みは、前記実施例も
この実施例も、選択信号で一致信号発生元のメモ
リブロツクをアクセスして、ライトバス１からの
データが書込まれる。
以上のように本発明によれば、複数のメモリブ
ロツクを夫々リード・ライトバス及びアドレスバ
スに接続すると共に、各メモリブロツクにレジス
ターを備え、該レジスターには、各メモリブロツ
クが構成する処理対象画像を識別するデータ及び
各処理対象画像内において各メモリブロツクが占
める位置を示すデータを設定するビツトを備えて
おり、一方アドレスデータは、各メモリブロツク
内におけるアドレスデータの他に処理対象画像の
識別データと該処理対象画像内におけるメモリブ
ロツクの占める位置データとを有しており、該ア
ドレスデータとレジスターの設定内容とが照合さ
れ、一致すると該レジスターの属するメモリブロ
ツクのみがアクセスされる方式になつている。こ
のため、出力装置に対応した容量のメモリブロツ
クを複数備え、これらの組合せで任意のメモリ空
間を構成でき、メモリの無駄が無く、かつ処理対
象画像を１つの画像として扱えるので、処理作業
が非常に簡単になる。
ロツクを夫々リード・ライトバス及びアドレスバ
スに接続すると共に、各メモリブロツクにレジス
ターを備え、該レジスターには、各メモリブロツ
クが構成する処理対象画像を識別するデータ及び
各処理対象画像内において各メモリブロツクが占
める位置を示すデータを設定するビツトを備えて
おり、一方アドレスデータは、各メモリブロツク
内におけるアドレスデータの他に処理対象画像の
識別データと該処理対象画像内におけるメモリブ
ロツクの占める位置データとを有しており、該ア
ドレスデータとレジスターの設定内容とが照合さ
れ、一致すると該レジスターの属するメモリブロ
ツクのみがアクセスされる方式になつている。こ
のため、出力装置に対応した容量のメモリブロツ
クを複数備え、これらの組合せで任意のメモリ空
間を構成でき、メモリの無駄が無く、かつ処理対
象画像を１つの画像として扱えるので、処理作業
が非常に簡単になる。
第１図は従来の画像処理方式を示す図、第２図
から第５図は本発明の第１の実施例を示す図で、
第２図は全容を示すブロツク図、第３図は１つの
メモリブロツクを示すブロツク図、第４図は選択
回路を示すブロツク図、第５図は処理対象画像の
例を示す図である。第６図以下は本発明の第２の
実施例のブロツク図で、第６図は全容を、第７図
は１つのメモリブロツクを、第８図は選択回路を
夫々示している。 図において、Ｄ，D1，D2………は処理対象画
像、ｄ，d1，d2………は１つのメモリブロツクで
処理される処理対象画像、M1〜Mnはメモリブロ
ツク、Ｓは選択回路、Ｃは制御部、１はリード・
ライトバス、２はアドレスバス、３はレジスタ
ー、４は照合回路、５はマルチプレクサ、６はエ
ンコーダである。
から第５図は本発明の第１の実施例を示す図で、
第２図は全容を示すブロツク図、第３図は１つの
メモリブロツクを示すブロツク図、第４図は選択
回路を示すブロツク図、第５図は処理対象画像の
例を示す図である。第６図以下は本発明の第２の
実施例のブロツク図で、第６図は全容を、第７図
は１つのメモリブロツクを、第８図は選択回路を
夫々示している。 図において、Ｄ，D1，D2………は処理対象画
像、ｄ，d1，d2………は１つのメモリブロツクで
処理される処理対象画像、M1〜Mnはメモリブロ
ツク、Ｓは選択回路、Ｃは制御部、１はリード・
ライトバス、２はアドレスバス、３はレジスタ
ー、４は照合回路、５はマルチプレクサ、６はエ
ンコーダである。
Claims (1)
- 【特許請求の範囲】 １ 処理対象画像が複数のメモリブロツクに分散
して記憶され、これらのメモリブロツクを読み出
して１つの処理対象画像が構成されるメモリ方式
において、 複数のメモリブロツクは、夫々リード・ライト
バスに接続されると共に、アドレスバスを介し
て、各メモリブロツクにアドレス情報を送出する
制御部に接続されていること、 各メモリブロツクにレジスターと照合手段を備
え、該レジスターには、各メモリブロツクが構成
する処理対象画像を識別するデータ及び各処理対
象画像内において各メモリブロツクが占める位置
を示すデータを設定するビツトを備えているこ
と、 アドレスデータは、各メモリブロツク内におけ
るアドレスデータの他に処理対象画像の識別デー
タと該処理対象画像内におけるメモリブロツクの
占める位置データとを有しており、該アドレスデ
ータと前記レジスターの設定内容とを照合すべ
く、前記照合手段にレジスターとアドレスバスが
接続されていること、 該照合手段から出力するセレクト信号によつ
て、各メモリブロツクからの読出しデータの１つ
を選択する選択手段を有していること、 を特徴とするメモリ方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10084481A JPS582963A (ja) | 1981-06-29 | 1981-06-29 | メモリ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10084481A JPS582963A (ja) | 1981-06-29 | 1981-06-29 | メモリ方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS582963A JPS582963A (ja) | 1983-01-08 |
| JPS6156826B2 true JPS6156826B2 (ja) | 1986-12-04 |
Family
ID=14284622
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10084481A Granted JPS582963A (ja) | 1981-06-29 | 1981-06-29 | メモリ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS582963A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62173572A (ja) * | 1986-01-27 | 1987-07-30 | Nippon Telegr & Teleph Corp <Ntt> | デ−タ記憶方式 |
-
1981
- 1981-06-29 JP JP10084481A patent/JPS582963A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS582963A (ja) | 1983-01-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2683564B2 (ja) | 図形処理機能を有するデータ処理システム用のソフトウェア形成可能なメモリ構成 | |
| EP0086605A2 (en) | Image processing system | |
| JPS6363938B2 (ja) | ||
| US4870572A (en) | Multi-processor system | |
| EP1806650A2 (en) | Information processing apparatus, controller and file reading method | |
| EP0347929A2 (en) | Parallel processor | |
| JPS6156826B2 (ja) | ||
| JPH02170767A (ja) | メモリ増設方式 | |
| JPH0562380B2 (ja) | ||
| JPS5844263B2 (ja) | 記憶制御回路 | |
| JPS6044706B2 (ja) | メモリアクセス方式 | |
| JP2001209574A (ja) | 記憶装置の制御方法 | |
| EP0295186B1 (en) | Boundary-free semiconductor memory device having a plurality of slide access memories | |
| EP1804166A2 (en) | Memory device and information processing apparatus | |
| JPH07334420A (ja) | 拡張メモリ制御回路 | |
| JP2953584B2 (ja) | マルチプロセッサシステムにおける各メモリボードの記憶保護方式 | |
| JPH0754544B2 (ja) | イメ−ジメモリのアクセス回路 | |
| JPH0244445A (ja) | データ処理装置 | |
| JP2680013B2 (ja) | プログラマブルコントローラの外部入出力制御回路 | |
| JPS6135625B2 (ja) | ||
| JPH03204049A (ja) | メモリ制御装置 | |
| JPH04274537A (ja) | アドレス割振り装置 | |
| JPS62260242A (ja) | 連続デ−タ用大容量メモリ装置 | |
| JPS63259746A (ja) | バンクメモリ間のデ−タ転送方式 | |
| JPH04130553A (ja) | 電子計算機 |