JPS6044706B2

JPS6044706B2 - メモリアクセス方式

Info

Publication number: JPS6044706B2
Application number: JP52035473A
Authority: JP
Inventors: 孝寿石井; 弘二堀内
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1977-03-31
Filing date: 1977-03-31
Publication date: 1985-10-04
Also published as: JPS53121432A

Description

【発明の詳細な説明】本発明は、処理装置により制御される複数のデバイス
毎の制御用パラメータメモリ、データメモリを限られた
アドレス空間に割り付け、これらメモリをデバイス毎に
選択アクセスするメモリアクセス方式に関する。

一般に、処理装置（以下プロセッサと記す）に制御さ
れるデバイス（プリンタ、ＣＲＴ等の入出力装置）が複
数個存在し、多量のデータが両者間でやりとりされると
き、デバイスとプロセッサとのデータバッファとして用
いられるデバイス用データメモリと、デバイスの制御に
使用するためのデバイスステータス情報、フラグ情報な
ど種々のパラメータが記憶される制御用パラメータメモ
リとが各々のデバイスに対応して、各デバイス毎に１組
ずつ必要となる。

第１図は、複数のデバイス各々に対応したデバイス用
データメモリエリアと制御用パラメータメモリエリアと
を有する従来のメモリテーブル構成を示している。

同図におけるデバイス用データメモリエリアはデバイス
の数（＃０から＃７）だけ処理装置がわのメモリ内に連
続的に確保され、またパラメータメモリエリアも各デバ
イス毎に連続的に確保されている。このとき、各デバイ
スにはあらかじめ連続した機器番号情報が与えられてい
る。プロセツサが各デバイスを制御するとき、プロセツ
サは前記機器番号情報をアドレス修飾することによつて
、このデバイスに対応した制御用パラメータメモリをア
クセスする。そして、この制御用パラメータメモリエリ
アからデバイスのステータス情報、フラグ情報など必要
なパラメータ情報を読み出す。更に、機器番号情報をア
ドレス修飾することにより、このパラメータ情報に従つ
て当該デバイス用データメモリエリアをアクセスする。
従つて、従来のメモリアクセス方式では、プロセツサ
デバイスを制御するとき、実行される各命令毎にアドレ
ス修飾が必要となり、プログラムの語数が増加し、更に
、実行ステツプ数、実行時間をも増加する欠点を有する
。

また、従来のデバイス用データメモリエリア、制御用
パラメータメモリエリアの割り付けでは、限られたアド
レス領域に多くのメモリエリアを確保することができな
い。

マイクロプロセツサ（例えばＴＬＣＳ−１２シリーズ）
でメモリアドレスのビツト長が１２ビツトとすると、メ
モリ容量は２１２＝４Ｋ語（１Ｋ＝１０２４）に限定さ
れてしまう。このマイクロプロセツサに２００呻分の容
量を持つＣＲＴデイスプレイ装置を接続する場合、デー
タバツフアとして２Ｋ語のデータメモリエリアが必要に
なる。このとき、４Ｋ語のメモリ空間に小語のデータメ
モリエリアを確保しようとすると、マイクロプロセツサ
の他の制御プログラムのことを考慮して、プロセツサ側
のメモリ領域には１つのデバイスに対応するデータエリ
アしか確保できないこと．になる。本発明は上述した
欠点を除去するもので、限られたアドレス領域にそれぞ
れ各デバイスに対応した複数のデータメモリエリアと制
御用パラメータメモリエリアを確保し、プロセツサに数
多くのデＪバイスを接続するとともに、プロセツサが各
デバイスを制御する際、制御されるデバイスに対応する
データメモリエリア、及び、制御用パラメータエリアを
同一のルーチンでアクセスするメモリアクセス方式を提
供することを目的とする。

本発明は上述した目的を達成するために、複数のデー
タメモリエリアと複数の制御用パラメータメモリエリア
とを各デバイス毎に別々にブロツク化し、それぞれにつ
いて各ブロツクを同一のメモリアドレスに割り付ける
ことを特徴としている。

更に、本発明のアドレス選択方式は複数のデータメモリ
ブロツク、及び、複数のパラメータメモリブロツクの中
から１つのメモリブロツクの選択を行うメモリブロツク
セレクタを具備する。そして、プロセツサが各デバイス
の制御を行う際、前記メモリブロツクセレクタに各デバ
イスにあらかじめ与えられている機器番号情報を書込む
ことにより、前記メモリブロツクセレクタによつて当該
ノデバイスに対応したパラメータメモリブロツクが選択
アクセスされる。加えて、メモリブロツクセレクタに書
込まれている値によつて、当該デバイスに対応したデー
タメモリブロツクが選択され、このデータメモリブロツ
クを介してプロセツサと，当該デバイスとのデータ交換
が行われる。以下、図面を参照し、本発明のメモリア
クセス方式の一実施例を示し、本発明を詳述する。第
２図および第３図は本実施例に用いられるメモリ装置の
テーブル構成を表している。第２図、第３図は同一の構
成を見方を変えて図示したものてある。第２図と第３図
を比較すれは、本実施例と従来例との差異が明確になる
。以下に説明する実施例ではマイクロプロセツサにおけ
るメモリアクセス方式について詳述するが、本発明は他
のメモリシステムにおいても十分適用されることはいう
までもない。さて、第２図に示すように、デバイス用デ
ータ記憶エリアと制御用パラメータ記憶エリアとが記憶
領域に確保されている。このうち、制御用パラメータメ
モリブロツク＃０とデバイス用データメモリブロツク＃
０は、複数のデバイスの制御を行うさいに、共通に利用
されるパラメータとデータとをそれぞれ記憶するように
構成されている。また、制御用パラメータメモリブロツ
ク（＃１から＃７）とデバイス用データメモリブロツク
（＃１から＃７）は、それぞれ接続されるデバイス（実
施例では＃１から＃７までの７台の接続可能）の各機器
番号情報と対応し、各々のパラメータとデータとを記憶
するように同一のアドレスに割り付けられている。そし
て、各ブロツクは、後述するメモリブロツクセレクタに
書込まれた値（機器番号情報）によつて選択される。従
って、デバイスの機器番号をメモリブロツクセレクタに
セツトすることにより、マイクロプロセツサは、機器番
号を意識せずパラメータメモリのアクセスとデータメモ
リのアクセスを共に行うことができる。第３図は、第
２図のメモリテーブル構成概念を具体的に示したもので
ある。

１■はマイクロプロセツサ側のメモリ構成（内部メモリ
と記す）である。

内部メモリ刈■はジエネラルレジスタ１０、制御プログ
ラム（フアームウエア）メモリ＃１１１、ターミナルバ
ツフア０ＴＭＢ０、制御用プログラム（フアームウエ
ア）メモリ＃２１３、ＳＰＭレジスタ（即ち制御用パ
ラメータメモリ）０ＰＲ０、Ｉ／０レジスタ１５から
構成される。前記ＴＭＢ０は全てのデバイスに共通なデ
ータ（たとえばフロツピデイスクの処理プログラム、Ｒ
ＭＯＭのプログラム）のエリアである。また、ＰＲ０に
は全てのデバイスに共通な制御用パラメータが格納され
る。次に、ＴＭＢ１からＴＭＢ７は各デバイスに対応し
たデータメモリブロツクでＴＭＢ０と同一の記憶領域１
２に割り付けられている。また、ＰＲ１からＰＲ７は各
デバイスの制御に必要なパラメータを記憶するブロツク
で、各デバイスに対応して全て同一の領域（パラメータ
記憶エリアの１部）に割り付けられている。第４図は
第３図の記憶領域１４の詳細な構成を示している。同図
左側に記載したＦＤ０からＦＤＦはメモリアドレス（托
進表示）を示す。メモリアドレスＦＤ０からＦＤ７の領
域は、第３図における共通の制御用パラメータを記憶す
るブロツクＰＲ０である。このブロツクはメモリアドレ
スＦＤ０からＦＤ７（托進表示）によつて選択される。
なお、制御用パラメータとしては第４図に示された内容
があり、この内容の詳細は本発明に関係しないため詳述
しないが、たとえば、アドレスＦＤ０の「ＤＡＩＤＡＴ
ＡＲＥＧＩＳＴＥＲ」とはＤＡＩ（装置内にあるレジス
タの一種）のデータの内容を記憶するレジスタとして動
作するものである。一方デバイス毎に設けられた制御用
パラメータメモリＰＲ１からＰＲ７はメモリアドレスＦ
Ｄ８からＦＤＦに割り付けられている。即ち、メモリア
ドレスＦＤ８からＦＤＦに示した内容について各デバイ
ス毎に対応するパラメータが記憶される。従つて、ＰＲ
１からＰＲ７は対応するデバイス番号とメモリアドレス
ＦＤ８からＦＤＦによつて選択される。次に第５図を
参照して、制御用パラメータ記憶領域１４のアドレス選
択について詳述する。まず、第５図の構成を簡単に説明
すると、５０は優先度制御回路で、この回路には１２ビ
ツトのメモリアドレス（ｂ１ｔｏＭＳＢからｂ１ｔ１
１ＬＳＢ）５１および他の入力信号（例えばキーボー
ドからのキーイン信号など）が入力される。そして、優
先度制御回路５０からは、本発明のアドレシングに関与
するものとして、ＫＥＹ一囚信号とメモリアドレスＦＤ
８からＦＤＦが優先度制御回路５０に入力したことを示
す信号（ＦＤ８信号乃至ＦＤＦ信号）がＮＯＲ回路５２
へ、また、メモリアドレスＦＤ０からＦＤＦが優先度制
御回路５０に入力したことを示す信号（ＦＤ餌言号乃至
ＦＤＦ信号）とＥＶ２ＨＷＳＴＡＴＵＳ信号とがＮＯＲ
回路５３へそれそれ出力されている。５４，５５はセ
レクタである。セレクタ５４にはキーポードセレクタＫ
ＢＳ５６の３ビツトと、メモリブロツクセレクタＭＢＳ
５７からの３ビツトが入力されている。優先度制御回路
５０からのＫＥＹ−１Ｎ信号がセレクタ５４に入力され
ると、ＫＢＳ５６からの３ビツトが選択される。前記Ｋ
ＥＹ−へ信号がないとき、メモリブロツクセレクタ５７
からの３ビツトが選択される。また、ＮＯＲ回路５２の
出力が存在するとき、即ち、ＫＥＹ−１Ｎ信号およびＦ
Ｄ８信号乃至ＦＤＦ信号が存在しないとき、前記セレク
タの値は禁止される。一方、セレクタ５５にはメモリア
ドレス５１のｂｉｔ９，１０，１１の３ビツト（即
ち、托進表示のアドレス「１１１１１１０１０ＸＸＸ」
、または、「１１１１１１０１１ＸＸＸ」の「ＸＸＸ」
にあたり、これによりＦＤＣ乃至ＦＤＦが決定される。
本実施例ではＭＳＢをｂｉｔｏ、ＬＳＢをｂｉｔ１１と
している。）と、固定された値「００月が入力されてい
る。優先度制御回路５０からＦ団貼号乃至ＦＤＦ信号が
出力されると、記憶領域ＦＤ０からＦＤＦのアクセスを
おこなうべく、前者３ビツトが選択される。また、優先
度制御回路５０からＦＤ０信号乃至ＦＤＦ信号が出力さ
れないとき、他方のＥ■２ＨＷＳＴＡＴＵＳのアクセス
をおこなうべく、後者３ビツトが選択される。また、Ｎ
ＯＲ回路５３の出力が存在するとき、即ち、ＦＤＯ信号
乃至ＦＤＦ信号およびＥ■２ＨＷＳＴＡ信号が存在しな
いとき、前記セレクタ５５の値がデイスエイブルされる
。なお、ＥＶ２とはレジスタの名称を示す。セレクタ５
４において選択された３ビツトはパラメータブロツク＃
１から＃７の選択に用いられる。セレク夕５５において
選択された３ビツトはメモリアドレスの下位３ビツトと
して記憶領域に与えられる。そして、パラメータ記憶エ
リア１４のアドレスを決定し、そのアドレスに対して所
望のアクセスが行われる。さて、上記した第５図を用い
て、第４図に示した制御用パラメータを記憶するＳＰＭ
レジスタのメモリアドレスに対するアドレシングの詳細
を示す。

そこで、本発明にあつては、前記制御用パラメータ記憶
エリア１４のアクセスの仕方として以下に示す４つの方
法がある。なお、制御用パラメータ記憶エリア１４のア
クセスには予め優先度が決定されており、優先度制御回
路における制御によつて、同時に複数個の要求（たとえ
ば、ＫＢの入力と他デバイスの制御）が発生しないよう
に考慮されている。

また、第５図に示す回路で考慮しておかなければならな
いことは、セレクタ５４側にあつては、第４図パラメー
タメモリプロツク＃１から＃７のデバイスナンバ方向を
対象とした選択であり、従つて第５図から明らかなよう
に、全てのデバイス共通のアクセスと各デバイス毎のア
クセスとの区別が行われ、かつ、セレクタ５５の出力の
値によつていずれかの制御用パラメータを指定するよう
動作する。セレクタ５５側にあつてはメモリアドレス方
向を対象にした選択であり、ＨＷアクセス、マイクロプ
ロセツサからのアクセスなどによつて指定されたメモリ
アドレスを決定する。さて、第４図のメモリアドレスを
参照して、本実施例のアドレシングの態様をしめす。

まず、第１のアクセスでは、ＮＯＲ回路５２の入力信号
が存在せず、ＮＯＲ回路５３にＥＶ２ＨＷＳＴＡＴＵＳ
のアクセスを実行すべく、ＥＶ２ＨＷＳＴＡ信号が入力
する。

この結果セレクタ５４の出力は「０００」で、セレクタ
５５の出力は固定値「００月となる。また、このときア
ドレスの上位９ビツトには「１１１１１１０１０」が出
力されている。従つてパラメータ０で、かつアドレス［
００月となる第４図のアドレスＦＤｌ「ＥＶ２ＨＷＳＴ
Ａ・・・・・」が選択される。このとき、前記アドレス
ＦＤｌは組み込まれた装置内に存在するＥＶ２と称する
ハードウエアステータスのレジスタとして使用される。
第２のアクセスではＮＯＲ回路５２の入力信号が存在せ
ず、ＮＯＲ回路５３にＦＤＯ信号乃至ＦＤ７信号が印加
されると、セレクタ５５はＦＤＯからＦＤ７のアクセス
を実行すべく、メモリアドレス５１のＢＩｔ９，ｌＯ，
ｌｌの３ビツトを選択して出力する。

従つて、ＰＲＯ（共通部分を示す）でかつアドレスＦＤ
ＯからＦＤ７である第４図のメモリプロツクが選択され
る。このアドレスの指定においては１２ビツトのメモリ
アドレスを例えば［１１１１１１０１Ｘ１０月とすると
［１１１１１１０１」＝ＦＤでありＸ印を付した８ビツ
ト目が“４ｒ゛か“゜０゛かにより「ＦＤＤ」か「ＦＤ
５」かが選択される。優先度制御回路では前記８ビツト
目を判断し、゛゜０゛である場合はＮＯＲ回路５３へＦ
Ｄ唯号乃至ＦＤ７信号を発生し、゜゜１゛である場合は
ＮＯＲ回路５２，５３へＦＤ瀾号乃至ＦＤＦ信号を発生
するよう動作している。そして、セレクタ５５では、前
記Ｈ知信号乃至ＦＤＦ信号によつて選択が行われている
。従つて、ＦＤＯからＦＤ７のアドレスを区別するには
Ｂｉｔ９，ｌＯ，ｌｌの３ビツトによ・つて０から７の
指定が可能である。第５図に示した実施例では上記３ビ
ツトの値を「１９１１０１１１」（小文字は各ビツト位
置を示す）とすると、「ＦＤ７」のアドレスが指定され
る。ゆえにパラメータ０で、かつ、アドレスＦＤ７であ
る第４図．「ＰＲＥＣＥＤＩＮＧ・・・・・・」が選択
アクセスされる。

なお、このアクセスは各デバイス共通のパラメータをプ
ロセツサがアクセスするときになされる。第３のアクセ
スではＮＯＲ回路５２にＦＤ晧号ＦＤＦ信号が印加され
ているとき、ＮＯＲ回路５３ノにおいても、ＦＤ？号乃
至ＦＤＦ信号が印加されている。このとき、セレクタ５
４はメモリプロツクセレクタ５７からの３ビツトの値を
選択し、パラメータ記憶領域１４に対して、各パラメー
タメモリプロツク選択のアドレス値として作用する。７
ー方セレクタ５５においてもメモリアドレス５１からの
Ｂｉｔ９，ｌＯ，ｌｌの３ビツトを選択し、パラメータ
記憶領域１４に対する下位３ビツトのアドレス値として
作用する。

従つて、セレクタ５５側の動作により第４図のメモリア
ドレスＦＤ８ノからのＦＤＦに対するアクセスであるこ
とが明白であり、更にメモリプロツクセレクタ５７にて
セツトされた値はデバイス番号を指定し、そのデバイス
番号と対応したパラメータメモリプロツクＰＲｌからＰ
Ｒ７の１つが選択される。なお、メモリプロツクセレク
タ５７の値はデバイスからの要求があつたとき、または
、マイクロプロセツサの制御に先だつてあらかじめ設定
されているものである。一方、セレクタ５５にて選択さ
れたメモリアドレス５１のＢｉｔ９，ｌＯ，ｌｌの３ビ
ツトの値により、メモリアドレスＦＤ８からＦＤＦのい
ずれか１つが選択される。実施例ではセレクタ５５から
の３ビツトの値を「０９１１００１１」（小文字は各ビ
ツト位置を示す）のアドレスを有するＦＤＡ（「１１１
１１１０１１０１０」）がアクセスされ、かつ、メモリ
プロツクセレクタの値「０１月、即ちデバイス番号「３
」のパラメータメモリプロツクＰＲ３が選択される。こ
のアクセスは、マイクロプロセツサがメモリプロツクセ
レクタ５７をセツトした後、選択されたメモリアドレス
「ＦＤＡ」が読み書きされ、デバイス番号「３」のＰＲ
３が選択されるときになされる。なお、本実施例では、
メモリプロツクセレクタ５７の内容が「０」のときは、
ＦＤＯからＦＤ７とＦＤ８からＦＤＦはともにＦＤＯか
らＦＤ７をアクセスするように構成されている。第４の
アクセスではＮＯＲ回路５２にＫＥＹ−囚信号が印加さ
れ、ＮＯＲ回路５３に入力信号が存在しないとき、セレ
クタ５４はキーボードセレクタ５６を選択し、その３ビ
ツトの出力（デバイスの数を最大７台まで接続すること
が可能）と、セレクタ５５の３ビツト全ての「０」の信
号により、パラメータメモリ領域をアクセスする。

従つてセレクタ５４の動作にて第４図のメモリアドレス
ＦＤ８からのＦＤＦを選択し、セレクタ５５の出力が「
０００」であるため、前記メモリアドレスＦＤ８からＦ
ＤＦのうち「０００」のアドレスを有するＦＤ８（「１
１１１１１０１１０００」）のメモリアドレスが選択さ
れ、「ＫＢＤＡＴＡＲＥＧＩＳＴＥＲ」のパラメータと
して動作する。そして、一方キーボードセレクタ５６は
キーボード（図示せず）からの入力に応答し、そのデバ
イス番号と等しい制御用パラメータＰＲｌからＰＲ７の
いずれかを選択アクセスする。第５図に示す実施例では
デバイス番号「１０１」＝５を示し、第４図のメモリア
ドレスＦＤ８で、かつ、ＰＲ５が選択され、その対応す
るデバイス「５」との間で選択したメモリに対するアク
セスを実行する。このアクセスは各々のデバイスからの
ハードウエアアクセスによりなされる。上記のように制
御用パラメータ記憶領域１４のアドレス選択が実行され
るが、この動作と並行して、第３図に示したターミナル
バツフア１２についても、前記選択された制御用パラメ
ータプロックと対応するプロツクがプロツクセレクタ５
７の値によつて選択される。以上詳述したように、本発
明ではマイクロプロセツサがデバイスのデータ記憶エリ
アを切り替えるとともに、パラメータの記憶エリアも切
り替えることにより、それ以降のフアームウエア処理は
デバイスの番号の違いを意識することなく、単一のデバ
イスの処理と全く同様に行うことができる。

つまりメモリプロツクセレクタあるいはキーボードセレ
クタにデバイス番号がセツトされると、その番号のデバ
イスのデータ記憶および、パラメータがマイクロプロセ
ツサにより読み書きできるようになり、そのアドレスは
デバイス番号に関係なく一定なので、フアームウエアは
デバイス番号をきにする必要はなくなる。従つて、本発
明によれば、デバイスの増加に伴なうメモリの拡張も簡
単に行うことができる。また、メモリのアドレス指定に
ついてもアドレス修飾などの動作を行う必要がなく、更
にプログラムの語数、ステツプ数、実行時間を少なくす
ることができる。特にマイクロプロセツサのごときビツ
ト数の少ないものにあつてはすぐれた効果を発揮するも
のである。なお、本発明の上記した実施例は本発明その
ものを限定するものでなく、本発明の根本的な機能を離
れない限り、設計変更を可能とするものである。

【図面の簡単な説明】

第１図は従来のメモリテーブルの構成を示す図、第２図
は実施例のメモリテーブルの構成を示す図、第３図は第
２図を更に立体的に示す図、第４図は第３図のパラメー
タ記憶エリアの構成を示す図、第５図は第４図に示した
パラメータ記憶エリアのアドレス選択を行うハードウエ
アの構成を示す図である。５０・・・・・・優先度制御回路、５１・・・・・・メ
モリアドレス、５２，５３・・・・・・ＮＯＲ回路、５
４，５５・・・・・セレクタ、５６・・・・・・キーボ
ードセレクタ、５７・・・・メモリプロツクセレクタ、
１４・・・・・・制御用パラメータ記憶エリア。

Claims

【特許請求の範囲】

１処理装置に複数のデバイスが接続された構成におい
て、前記処理装置と各デバイス間でやりとりされるデー
タを複数のデバイス毎に記憶するために各デバイスに対
応して同一のアドレス空間に割り付けられた複数のデー
タメモリブロックと、前記複数のデバイス毎の制御用パ
ラメータを記憶するために各デバイスに対応して同一の
アドレス空間に割付けられた複数のパラメータメモリブ
ロックと、前記複数のデータメモリブロック、及び、複
数のパラメータメモリブロックの中から１つのメモリブ
ロックの選択を行うメモリブロックセレクタとを具備し
、前記処理装置による前記各デバイスの制御に際して、
前記メモリブロックセレクタに各デバイスにあらかじめ
与えられている機器番号情報が書き込まれると、前記メ
モリブロックセレクタによつて当該デバイスに対応した
パラメータブロックが選択アクセスされるとともに、前
記メモリブロックセレクタに書き込まれている値によつ
て、当該デバイスに対応したデータメモリブロックが選
択され、このデータメモリブロックを介して前記処理装
置と当該デバイスとのデータ交換が行われることを特徴
としたメモリアクセス方式。