JPS6136669B2 - - Google Patents
Info
- Publication number
- JPS6136669B2 JPS6136669B2 JP22831482A JP22831482A JPS6136669B2 JP S6136669 B2 JPS6136669 B2 JP S6136669B2 JP 22831482 A JP22831482 A JP 22831482A JP 22831482 A JP22831482 A JP 22831482A JP S6136669 B2 JPS6136669 B2 JP S6136669B2
- Authority
- JP
- Japan
- Prior art keywords
- key
- storage
- bank
- key information
- area
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000000034 method Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 6
- 238000001514 detection method Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
Landscapes
- Storage Device Security (AREA)
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明は、記憶保護方式に係り、特にバンク構
成を有する記憶装置の記憶保護方式に関する。
成を有する記憶装置の記憶保護方式に関する。
(b) 従来技術と問題点
第１図は従来の記憶保護方式を説明する図であ
る。同図に示す如く、従来では記憶装置（以下メ
モリと称す）の有するメモリ空間３を所定領域
（同図で256バイト）毎に区切つて記憶保護を行つ
ている。即ちメモリ空間３の各領域に対応する格
納部を有するキーマツプ４を設け、このキーマツ
プ４の各格納部に記憶保護に関するキー情報KN
を書込んでおく。このキー情報KNは、例えばメ
モリ空間３に格納される個々のプログラムに対応
して予め設定されているものである。またキー情
報KNは、メモリ空間３にアクセスを行つた処理
装置（図示せず）が出力するアドレス情報１を基
にキーマツプ４より読出される。キー情報KNの
読出し及び以下に述べる記憶保護（メモリ・プロ
テクシヨン）動作は、メモリプロテクト制御部に
より行なわれる。
る。同図に示す如く、従来では記憶装置（以下メ
モリと称す）の有するメモリ空間３を所定領域
（同図で256バイト）毎に区切つて記憶保護を行つ
ている。即ちメモリ空間３の各領域に対応する格
納部を有するキーマツプ４を設け、このキーマツ
プ４の各格納部に記憶保護に関するキー情報KN
を書込んでおく。このキー情報KNは、例えばメ
モリ空間３に格納される個々のプログラムに対応
して予め設定されているものである。またキー情
報KNは、メモリ空間３にアクセスを行つた処理
装置（図示せず）が出力するアドレス情報１を基
にキーマツプ４より読出される。キー情報KNの
読出し及び以下に述べる記憶保護（メモリ・プロ
テクシヨン）動作は、メモリプロテクト制御部に
より行なわれる。
一方、２はプロテクシヨン・キーナンバーレジ
スタ（以下PKNレジスタと称す）であつて、メ
モリ空間３上のプログラムを実行した際にプロテ
クシヨン・キーナンバーPKNが書込まれるもの
である。このプロテクシヨン・キーナンバー
PKNは、同一プログラムに関しては上述したキ
ー情報KNと同じ数値が割当てられる。従つてメ
モリ・プロテクト制御部は、PKNレジスタ２の
内容とキーマツプ４より読出したキー情報KNと
を批較することにより、プログラム暴走等による
他の領域への不要のアクセスを防止できる。
スタ（以下PKNレジスタと称す）であつて、メ
モリ空間３上のプログラムを実行した際にプロテ
クシヨン・キーナンバーPKNが書込まれるもの
である。このプロテクシヨン・キーナンバー
PKNは、同一プログラムに関しては上述したキ
ー情報KNと同じ数値が割当てられる。従つてメ
モリ・プロテクト制御部は、PKNレジスタ２の
内容とキーマツプ４より読出したキー情報KNと
を批較することにより、プログラム暴走等による
他の領域への不要のアクセスを防止できる。
尚第１図においては、プロテクシヨン・キーナ
ンバーPKNとキー情報KNが所定の値（例では値
“０”）か否かにより処理装置のアクセス可否を決
定している。これは、例えばメモリ空間３上の共
通作業領域へのアクセスを可能とするための無条
件書込み許可を判定するものである。
ンバーPKNとキー情報KNが所定の値（例では値
“０”）か否かにより処理装置のアクセス可否を決
定している。これは、例えばメモリ空間３上の共
通作業領域へのアクセスを可能とするための無条
件書込み許可を判定するものである。
以上の如く、PKNレジスタとキーマツプによ
り、メモリへの書込み保護を行つている。しかし
ながら上述したメモリプロテクシヨン方式では、
メモリ空間の拡張等によつてキーマツプの格納領
域を用意する必要がある。
り、メモリへの書込み保護を行つている。しかし
ながら上述したメモリプロテクシヨン方式では、
メモリ空間の拡張等によつてキーマツプの格納領
域を用意する必要がある。
例えば第２図に示すように本来1Mバイトのメ
モリ空間の一部領域５ｂをバンク構成として、合
計2Mバイトのメモリ空間に拡張することが行な
われる。このようにバンク領域５ｂのバンク数が
増える毎にキーマツプの容量を増やす必要があ
る。ところがメモリ空間の大きさはシステムによ
つて異なる。従つてキーマツプ容量を適当に設定
する必要があるが、最大メモリ空間を大きく想定
すれば、キーマツプが無駄になる場合がある。ま
た小さく想定するとシステムの拡張性が乏しくな
る欠点がある。
モリ空間の一部領域５ｂをバンク構成として、合
計2Mバイトのメモリ空間に拡張することが行な
われる。このようにバンク領域５ｂのバンク数が
増える毎にキーマツプの容量を増やす必要があ
る。ところがメモリ空間の大きさはシステムによ
つて異なる。従つてキーマツプ容量を適当に設定
する必要があるが、最大メモリ空間を大きく想定
すれば、キーマツプが無駄になる場合がある。ま
た小さく想定するとシステムの拡張性が乏しくな
る欠点がある。
(c) 発明の目的
本発明の目的は、上述した従来の不都合点を取
除くべく、メモリ空間拡張によつてキーマツプ容
量を変化する必要がなく、またシステムの拡張性
を失うことなく適用可能な記憶保護方式を提供す
るにある。
除くべく、メモリ空間拡張によつてキーマツプ容
量を変化する必要がなく、またシステムの拡張性
を失うことなく適用可能な記憶保護方式を提供す
るにある。
(d) 発明の構成
上記目的を達成するため本発明の記憶保護方式
は、各バンクがアクセスされる毎に、アクセスさ
れたバンクに対応するキー情報をキーマツプ上の
所定格納部に書込む手段を設け、各バンク毎のキ
ー情報をキーマツプ上の同一格納部に書込むよう
にしたものである。
は、各バンクがアクセスされる毎に、アクセスさ
れたバンクに対応するキー情報をキーマツプ上の
所定格納部に書込む手段を設け、各バンク毎のキ
ー情報をキーマツプ上の同一格納部に書込むよう
にしたものである。
(e) 発明の実施例
以下実施例を用いて本発明を詳述する。
第３図は第２図に示したバンク構成により拡張
を行つたメモリ空間へのアクセス系を示す。即ち
プロセツサ６のアドレス出力Ａ１９〜０により、
メモリの共通領域５ａ及びバンク領域５ｂのアク
セスを行う。更に拡張アドレスEA３〜EA０によ
りバンク０〜バンク４の選択を行う。この拡張ア
ドレスEA３〜EAは、プロセツサ６による拡張ア
ドレスレジスタへの書込みにより設定される。こ
のレジスタ７へのアドレス書込みは、デコーダ９
とアンドゲート１０によつて、プロセツサ６のア
ドレス出力Ａ１９〜０によるバンク領域指定と書
込み信号WRITE出力のアンド条件により行なわ
れる。
を行つたメモリ空間へのアクセス系を示す。即ち
プロセツサ６のアドレス出力Ａ１９〜０により、
メモリの共通領域５ａ及びバンク領域５ｂのアク
セスを行う。更に拡張アドレスEA３〜EA０によ
りバンク０〜バンク４の選択を行う。この拡張ア
ドレスEA３〜EAは、プロセツサ６による拡張ア
ドレスレジスタへの書込みにより設定される。こ
のレジスタ７へのアドレス書込みは、デコーダ９
とアンドゲート１０によつて、プロセツサ６のア
ドレス出力Ａ１９〜０によるバンク領域指定と書
込み信号WRITE出力のアンド条件により行なわ
れる。
第４図は本発明におけるメモリプロテクシヨン
制御回路の一実施例を示す図であつて、１８は第
１図の２と対応するPKNレジスタ、１１は第１
図の４と対応するキーマツプであり、本実施例で
は、メモリ空間（第２図）上のバンク領域５ｂに
対し、キーマツプ１１上の格納部１１ｂを共通に
割当てるものである。つまり、格納部１１ｂはバ
ンク領域５ｂの単位バンクに対するキー情報を格
納する記憶容量を有する。従つて、各バンクθ〜
４のキー情報はキーマツプ１１上の格納部１１ｂ
に交互に（即ちアクセスするバンクが変わる毎
に）書込まれる。
制御回路の一実施例を示す図であつて、１８は第
１図の２と対応するPKNレジスタ、１１は第１
図の４と対応するキーマツプであり、本実施例で
は、メモリ空間（第２図）上のバンク領域５ｂに
対し、キーマツプ１１上の格納部１１ｂを共通に
割当てるものである。つまり、格納部１１ｂはバ
ンク領域５ｂの単位バンクに対するキー情報を格
納する記憶容量を有する。従つて、各バンクθ〜
４のキー情報はキーマツプ１１上の格納部１１ｂ
に交互に（即ちアクセスするバンクが変わる毎
に）書込まれる。
例えば第１図の様にメモリ空間を256バイト領
域毎にプロテクトする場合、キーマツプ１１上の
格納部１１ｂは1K×６ビツトの容量のみであ
る。また格納部１１ａはメモリ空間の共通領域５
ａに対応して設けられるもので、従つて3K×６
ビツト容量となる。このように、各バンク０〜４
のキー情報に対して単位バンク分の格納部１１ｂ
を共通して用いることが可能となるのは以下の理
由による。即ち、メモリ空間の各バンク０〜４に
はアプリケーシヨンプログラム（異なるジヨブ、
タスクを構成するプログラム）が格納される。ま
た共通領域５ａには各アプリケーシヨンプログラ
ムを管理する管理プログラムが格納されている。
従つて、アクセスの特徴としてバンク間（即ちア
プリケーシヨンプログラム間）のデータ転送はほ
とんどなく、通常はバンクと共通領域５ａとの間
でのみデータ転送が行われるものである。本実施
例ではバンク間のデータ転送をハード的に禁止
し、バンク毎のキー情報をキーマツプ上の同一領
域に共用して格納するようにしたものである。
域毎にプロテクトする場合、キーマツプ１１上の
格納部１１ｂは1K×６ビツトの容量のみであ
る。また格納部１１ａはメモリ空間の共通領域５
ａに対応して設けられるもので、従つて3K×６
ビツト容量となる。このように、各バンク０〜４
のキー情報に対して単位バンク分の格納部１１ｂ
を共通して用いることが可能となるのは以下の理
由による。即ち、メモリ空間の各バンク０〜４に
はアプリケーシヨンプログラム（異なるジヨブ、
タスクを構成するプログラム）が格納される。ま
た共通領域５ａには各アプリケーシヨンプログラ
ムを管理する管理プログラムが格納されている。
従つて、アクセスの特徴としてバンク間（即ちア
プリケーシヨンプログラム間）のデータ転送はほ
とんどなく、通常はバンクと共通領域５ａとの間
でのみデータ転送が行われるものである。本実施
例ではバンク間のデータ転送をハード的に禁止
し、バンク毎のキー情報をキーマツプ上の同一領
域に共用して格納するようにしたものである。
以下第４図に示す実施例回路の動作を説明す
る。
る。
キーマツプ１１には、アドレスセレクタ１２を
介して図示しないアドレスバス（或いはプロセツ
サ６からのアドレス）が接続されている。またデ
ータセレクタ１３を介してデータバス（或いはプ
ロセツサ６）のデータ出力線が接続されている。
アドレスセレクタ１２は、プロセツサ６によるメ
モリ（図示せず）へのアクセスが行なわれる場
合、バス上の上位アドレスA19−８をキーマツプ
１１への読出しアドレスとして選択出力する。こ
の読出しアドレスにより、キーマツプ１１上の対
応する格納部よりキー情報KNが出力される。
介して図示しないアドレスバス（或いはプロセツ
サ６からのアドレス）が接続されている。またデ
ータセレクタ１３を介してデータバス（或いはプ
ロセツサ６）のデータ出力線が接続されている。
アドレスセレクタ１２は、プロセツサ６によるメ
モリ（図示せず）へのアクセスが行なわれる場
合、バス上の上位アドレスA19−８をキーマツプ
１１への読出しアドレスとして選択出力する。こ
の読出しアドレスにより、キーマツプ１１上の対
応する格納部よりキー情報KNが出力される。
一方、プロセツサ６のプログラム実行により、
そのプログラムに割当てられるプロテーシヨン・
キーナンバーがソフト的にPKNレジスタ１８に
書込まれる。キーマツプ１１から出力されるキー
情報KN及びPKNレジスタ１８から出力されるプ
ロテクシヨン・キーナンバーPKNはそれぞれ
“０”チエツク回路１４，１５により無条件書込
み可能な領域か否かが確かめられる。更に一致検
出回路１６により、両者の値が等しいものか否か
が判別される。この一致検出回路１６及び“０”
チエツク回路１４，１５により、第１図に示した
プロテクシヨン制御が行われる。即ちANDゲー
ト１７により、キー情報KN及びプロテクシヨ
ン・キーナンバーPKNが特定値“０”でなく、
且つ両者が異なるキー値である場合に、プロテク
シヨンエラーが出力される。
そのプログラムに割当てられるプロテーシヨン・
キーナンバーがソフト的にPKNレジスタ１８に
書込まれる。キーマツプ１１から出力されるキー
情報KN及びPKNレジスタ１８から出力されるプ
ロテクシヨン・キーナンバーPKNはそれぞれ
“０”チエツク回路１４，１５により無条件書込
み可能な領域か否かが確かめられる。更に一致検
出回路１６により、両者の値が等しいものか否か
が判別される。この一致検出回路１６及び“０”
チエツク回路１４，１５により、第１図に示した
プロテクシヨン制御が行われる。即ちANDゲー
ト１７により、キー情報KN及びプロテクシヨ
ン・キーナンバーPKNが特定値“０”でなく、
且つ両者が異なるキー値である場合に、プロテク
シヨンエラーが出力される。
また、キーマツプ１１上へのキー情報書込み時
は、プロセツサ６のＩ／０アクセス信号Ｉ／0AC
とともに出力されるアドレスA11〜A0がセレクタ
１２により選択される。データセレクタ１３へは
プロセツサ６からの上下６ビツトのデータ線RD
が入力されている。これらデータの選択は、キー
マツプ１１への書込みアドレスA11〜A0の最下位
アドレスビツトA0の状態により選択される。
は、プロセツサ６のＩ／０アクセス信号Ｉ／0AC
とともに出力されるアドレスA11〜A0がセレクタ
１２により選択される。データセレクタ１３へは
プロセツサ６からの上下６ビツトのデータ線RD
が入力されている。これらデータの選択は、キー
マツプ１１への書込みアドレスA11〜A0の最下位
アドレスビツトA0の状態により選択される。
上述したキーマツプ１１へのキー情報書込み
は、例えばシステム稼動時に行われる。またキー
マツプ１１上の共通格納部１１ｂへは、プロセツ
サ６によるバンク切替え即ちアプリケーシヨンプ
ログラムの交替毎に、新たにアクセスするバンク
に応じたキー情報が書込まれる。
は、例えばシステム稼動時に行われる。またキー
マツプ１１上の共通格納部１１ｂへは、プロセツ
サ６によるバンク切替え即ちアプリケーシヨンプ
ログラムの交替毎に、新たにアクセスするバンク
に応じたキー情報が書込まれる。
(f) 発明の効果
以上詳述した通り本発明によれば、キーマツプ
容量がシステムのメモリ空間の増減に左右され
ず、最小のキーマツプ容量でメモリプロテクシヨ
ンが可能となる。のみならずハード的にキーマツ
プ容量を固定してもシステムの拡張性を妨げるこ
となくプロテクシヨン制御が可能である。
容量がシステムのメモリ空間の増減に左右され
ず、最小のキーマツプ容量でメモリプロテクシヨ
ンが可能となる。のみならずハード的にキーマツ
プ容量を固定してもシステムの拡張性を妨げるこ
となくプロテクシヨン制御が可能である。
第１図は従来からのキー情報を用いた記憶保護
方式を説明する図、第２図は拡張されたメモリ空
間を示す図、第３図は第２図に示すメモリ空間の
アクセス系を示す図、第４図は本発明の一実施例
を示す図である。 ２，１８はプロテクシヨン・キーナンバーレジ
スタ、４，１１はキーマツプ、６はプロセツサを
示す。
方式を説明する図、第２図は拡張されたメモリ空
間を示す図、第３図は第２図に示すメモリ空間の
アクセス系を示す図、第４図は本発明の一実施例
を示す図である。 ２，１８はプロテクシヨン・キーナンバーレジ
スタ、４，１１はキーマツプ、６はプロセツサを
示す。
Claims (1)
- １ 記憶装置と、該記憶装置に対するデータの読
出し書込みのためのアクセスを行う処理装置と、
前記記憶装置上の所定記憶領域毎に対応した格納
部を有し該格納部に各記憶領域の記憶保護に関す
るキー情報が格納されるキーマツプとを備え、処
理装置がアクセスを行おうとする前記記憶装置上
の記憶領域に対応したキー情報を前記キーマツプ
読出し、該キー情報に基いて前記処理装置による
アクセスの可否を決定するデータ処理システムに
おいて、前記記憶装置を複数のバンク領域と該各
バンク領域に共通な共通領域とから構成するとと
もに、前記処理装置による該各バンク領域のアク
セスに際し、処理装置のアクセスするバンク領域
に対するキー情報を前記キーマツプ上の同一格納
部へ書込み手段を設け、各バンク領域に対するキ
ー情報を該キーマツプ上に同一の格納部へ格納す
ることを特徴とする記憶保護方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22831482A JPS59139199A (ja) | 1982-12-27 | 1982-12-27 | 記憶保護方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22831482A JPS59139199A (ja) | 1982-12-27 | 1982-12-27 | 記憶保護方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59139199A JPS59139199A (ja) | 1984-08-09 |
| JPS6136669B2 true JPS6136669B2 (ja) | 1986-08-19 |
Family
ID=16874494
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22831482A Granted JPS59139199A (ja) | 1982-12-27 | 1982-12-27 | 記憶保護方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59139199A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0663077U (ja) * | 1993-02-16 | 1994-09-06 | 株式会社カワセ | スキー用手袋 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2528830B2 (ja) * | 1986-05-26 | 1996-08-28 | 富士通株式会社 | メモリ保護方法 |
-
1982
- 1982-12-27 JP JP22831482A patent/JPS59139199A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0663077U (ja) * | 1993-02-16 | 1994-09-06 | 株式会社カワセ | スキー用手袋 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59139199A (ja) | 1984-08-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3949369A (en) | Memory access technique | |
| JPH0242528A (ja) | Ｉｃメモリカード | |
| US4623962A (en) | Register control processing system | |
| JPH0916461A (ja) | 仮想メモリ・システム内で効率的な共用メモリを提供するためのシステムおよび方法 | |
| US5761719A (en) | On-chip memory map for processor cache macro | |
| AU604101B2 (en) | High availability cache organization | |
| JPS6136669B2 (ja) | ||
| US5544293A (en) | Buffer storage system and method using page designating address and intra-page address and detecting valid data | |
| JPH01106150A (ja) | ローカルメモリ保護方式 | |
| JPS6035694B2 (ja) | 主記憶保護方式 | |
| US5933856A (en) | System and method for processing of memory data and communication system comprising such system | |
| JPS6120160A (ja) | アドレツシング例外検出方式 | |
| KR920003845B1 (ko) | 개인용 컴퓨터의 사용자를 위한 rom의 영역 확장 시스템 | |
| JPH0241772B2 (ja) | ||
| JP2002032352A (ja) | マルチプロセッサシステム | |
| JPS60118952A (ja) | 仮想アドレス制御方式 | |
| JP2659979B2 (ja) | コンピュータシステム | |
| JP2581057B2 (ja) | 評価用マイクロコンピユ−タ | |
| JPH11259360A (ja) | 半導体集積装置及び不揮発性メモリ書き込み方式 | |
| JPS60159954A (ja) | メモリ制御方式 | |
| JPS60129860A (ja) | アドレス指定例外検出方式 | |
| JPH0236012B2 (ja) | ||
| JPH0827758B2 (ja) | メモリ・システム | |
| JPS5821303B2 (ja) | デ−タシヨリソウチ | |
| JP2001043132A (ja) | キャッシュメモリの制御方法 |