JP2528830B2 - メモリ保護方法 - Google Patents
メモリ保護方法Info
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- JP2528830B2 JP2528830B2 JP61120739A JP12073986A JP2528830B2 JP 2528830 B2 JP2528830 B2 JP 2528830B2 JP 61120739 A JP61120739 A JP 61120739A JP 12073986 A JP12073986 A JP 12073986A JP 2528830 B2 JP2528830 B2 JP 2528830B2
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Description
【発明の詳細な説明】 〔概要〕 情報処理システムにおいて、予め定められたロック情
報を設定したメモリ領域に対してのみアクセス要求を禁
止し、また予め定められたキーを有するアクセス要求に
対し、メモリの全領域に対するアクセスを可能とするこ
とにより、メモリの記憶内容を保護する。
報を設定したメモリ領域に対してのみアクセス要求を禁
止し、また予め定められたキーを有するアクセス要求に
対し、メモリの全領域に対するアクセスを可能とするこ
とにより、メモリの記憶内容を保護する。
本発明はロック情報とキーとによりメモリの各領域に
格納されるデータを保護する情報処理システムにおける
メモリ保護方法に関する。
格納されるデータを保護する情報処理システムにおける
メモリ保護方法に関する。
第３図は本発明の対象となる情報処理システムの一例
を示す図である。
を示す図である。
第３図において、情報処理システムはそれぞれ二重化
されたプロセッサ１、メモリ制御部２、アクセス判定部
３およびメモリ４から構成される。（なお一方のプロセ
ッサを区別する場合には、１−０または１−１と表示す
る。以下同様） メモリ４はそれぞれ複数の領域に区分されており、ア
クセス判定部３は各領域に対応して利用者が指定したロ
ック情報を保有している。
されたプロセッサ１、メモリ制御部２、アクセス判定部
３およびメモリ４から構成される。（なお一方のプロセ
ッサを区別する場合には、１−０または１−１と表示す
る。以下同様） メモリ４はそれぞれ複数の領域に区分されており、ア
クセス判定部３は各領域に対応して利用者が指定したロ
ック情報を保有している。
プロセッサ１は、メモリ４に対するアクセス要求をメ
モリ制御部２に伝達する際に、キーを付加する。
モリ制御部２に伝達する際に、キーを付加する。
アクセス判定部３は、アクセス対象となる領域に対応
して保有しているロック情報と、メモリ制御部２を介し
てプロセッサ１から伝達されるキーとを照合し、両者が
一致した場合に限り、メモリ４に対するアクセスを許容
している。
して保有しているロック情報と、メモリ制御部２を介し
てプロセッサ１から伝達されるキーとを照合し、両者が
一致した場合に限り、メモリ４に対するアクセスを許容
している。
この種の情報処理システムにおいては、任意の領域に
アクセスを可能とする為にマスターキーが設けられ、ま
たマスターキーを発生する障害時に、メモリ４内のデー
タが破壊されることを防止する為にプロテクトマスター
等が設けられているが、多様なアクセス要求を極力満足
し、且つメモリ４内のデータを可能な限り保護可能とす
る手段の実現が要望される。
アクセスを可能とする為にマスターキーが設けられ、ま
たマスターキーを発生する障害時に、メモリ４内のデー
タが破壊されることを防止する為にプロテクトマスター
等が設けられているが、多様なアクセス要求を極力満足
し、且つメモリ４内のデータを可能な限り保護可能とす
る手段の実現が要望される。
第４図は従来あるメモリ保護方法の一例を示す図であ
る。なお対象とする情報処理システムは第３図の通りと
する。
る。なお対象とする情報処理システムは第３図の通りと
する。
また第４図においては、二重化されたアクセス判定部
３およびメモリ４の、一方の内部に就いてのみ図示さ
れ、他方に就いては同様の為、省略されている。
３およびメモリ４の、一方の内部に就いてのみ図示さ
れ、他方に就いては同様の為、省略されている。
第３図および第４図において、メモリ４は、それぞれ
４つの領域A1乃至A4に区分されている。
４つの領域A1乃至A4に区分されている。
一方アクセス判定部３は、それぞれロックメモリ30
1、照合回路302、デコーダ303、フリップフロップ304お
よびゲート305乃至308を具備している。
1、照合回路302、デコーダ303、フリップフロップ304お
よびゲート305乃至308を具備している。
ロックメモリ301は、メモリ４の各領域A1乃至A4に対
応して利用者が指定するロック情報L1′乃至L4′が、メ
モリ制御部２を介してプロセッサ１から設定される。第
４図においては、領域A2に対応するロック情報L2′とし
て、“01"が設定されている。
応して利用者が指定するロック情報L1′乃至L4′が、メ
モリ制御部２を介してプロセッサ１から設定される。第
４図においては、領域A2に対応するロック情報L2′とし
て、“01"が設定されている。
かかる状態で、例えばプロセッサ１−０からメモリ制
御部２−０に、メモリ４−０の領域A2内のアドレスａに
対するアクセス要求が伝達されると、メモリ制御部２−
０はアドレス線５−０を介してアクセス判定部３−０お
よびメモリ４−０にアドレスａを伝達すると共に、制御
線６−０を介してアクセス判定部３−０に、キーＫ′と
して“01"を伝達する。
御部２−０に、メモリ４−０の領域A2内のアドレスａに
対するアクセス要求が伝達されると、メモリ制御部２−
０はアドレス線５−０を介してアクセス判定部３−０お
よびメモリ４−０にアドレスａを伝達すると共に、制御
線６−０を介してアクセス判定部３−０に、キーＫ′と
して“01"を伝達する。
アクセス判定部３−０においては、メモリ制御部２−
０から伝達されたアドレスａ（の一部）がロックメモリ
301に入力され、領域A2に対応して設定されているロッ
ク情報L2′＝“01"が抽出され、照合回路302に入力され
る。
０から伝達されたアドレスａ（の一部）がロックメモリ
301に入力され、領域A2に対応して設定されているロッ
ク情報L2′＝“01"が抽出され、照合回路302に入力され
る。
一方メモリ制御部２−０から伝達されたキーＫ′＝
“01"も、照合回路302に入力される。
“01"も、照合回路302に入力される。
照合回路302は、入力されるロック情報L2′とキー
Ｋ′とを照合し、両者が一致した場合にはアクセス可能
信号Ｅ（理論“1"）を出力し、ゲート307を介してゲー
ト308に入力する。
Ｋ′とを照合し、両者が一致した場合にはアクセス可能
信号Ｅ（理論“1"）を出力し、ゲート307を介してゲー
ト308に入力する。
ゲート308は、フリップフロップ304がリセット状態に
あり、出力するプロテクトマスタＰが論理“0"に設定さ
れている場合には導通状態にあり、照合回路302が出力
するアクセス可能信号Ｅをメモリ４−０に伝達する。
あり、出力するプロテクトマスタＰが論理“0"に設定さ
れている場合には導通状態にあり、照合回路302が出力
するアクセス可能信号Ｅをメモリ４−０に伝達する。
その結果メモリ４−０は、メモリ制御部２−０からの
アドレスａに対するアクセスを実行する。
アドレスａに対するアクセスを実行する。
若し照合回路302がロック情報L2′とキーＫ′とを照
合の結果、不一致を検出した場合にはアクセス可能信号
Ｅを出力しない。従ってメモリ４−０は、メモリ制御部
２−０からアドレスａに対するアクセスを実行しない。
合の結果、不一致を検出した場合にはアクセス可能信号
Ｅを出力しない。従ってメモリ４−０は、メモリ制御部
２−０からアドレスａに対するアクセスを実行しない。
なおメモリ制御部２−０から伝達されるキーＫ′は、
ゲート305を介してデコーダ303にも入力される。
ゲート305を介してデコーダ303にも入力される。
デコーダ303は、キーＫ′が予め定められているマス
ターキーKm′（例えば“00"）と一致した場合には、ア
クセス可能信号Ｅを出力し、ゲート307および導通状態
にあるゲート308を介してメモリ４に伝達する。
ターキーKm′（例えば“00"）と一致した場合には、ア
クセス可能信号Ｅを出力し、ゲート307および導通状態
にあるゲート308を介してメモリ４に伝達する。
従って、メモリ制御部２−０が制御線６−０にマスタ
ーキーKm′＝“00"を送出した場合には、総ての領域A1
乃至A4に対し、ロック情報L1乃至L4の如何に拘らずアク
セスが可能となる。
ーキーKm′＝“00"を送出した場合には、総ての領域A1
乃至A4に対し、ロック情報L1乃至L4の如何に拘らずアク
セスが可能となる。
一方メモリ４−０に対するアクセスを禁止する場合に
は、フリップフロップ304をセットする。その結果フリ
ップフロップ304から出力されるプロテクトマスタＰは
論理“1"に設定され、ゲート308を遮断状態とする。
は、フリップフロップ304をセットする。その結果フリ
ップフロップ304から出力されるプロテクトマスタＰは
論理“1"に設定され、ゲート308を遮断状態とする。
かかる場合には、照合回路302またはデコーダ303から
アクセス可能信号Ｅが出力されても、メモリ４−０には
伝達されず、メモリ制御部２−０からはメモリ４−０に
アクセス不可能となる。
アクセス可能信号Ｅが出力されても、メモリ４−０には
伝達されず、メモリ制御部２−０からはメモリ４−０に
アクセス不可能となる。
なおメモリ制御部２−１からメモリ４−０に対するア
クセス、並びにメモリ制御部２−０または２−１からメ
モリ４−１へのアクセスも、同様の過程で制御される。
クセス、並びにメモリ制御部２−０または２−１からメ
モリ４−１へのアクセスも、同様の過程で制御される。
以上の説明から明らかな如く、従来あるメモリ保護方
法においては、プロテクトマスタＰが論理“1"に設定さ
れると、メモリ４の全領域に対するアクセスが禁止され
る為、場合によっては情報処理システムの利便性を損な
う恐れがあった。
法においては、プロテクトマスタＰが論理“1"に設定さ
れると、メモリ４の全領域に対するアクセスが禁止され
る為、場合によっては情報処理システムの利便性を損な
う恐れがあった。
またメモリ制御部２が誤り訂正機能を具備している場
合、メモリ制御部２はメモリ４に対して自律的に再書込
みおよび再読出しを行ってメモリ４の障害の検出、並び
に誤りデータの訂正を実行するが、プロテクトマスタＰ
が論理“1"に設定されている場合には、先ずフリップフ
ロップ304をリセットする必要があり、その為にメモリ
制御部２とアクセス判定部３との間に余分な制御線７を
設ける必要がある。またプロセッサ１からの制御と独立
にプロテクトマスタＰを論理“1"から論理“0"に変更す
ることは、障害時には種々の問題点を孕んでいた。
合、メモリ制御部２はメモリ４に対して自律的に再書込
みおよび再読出しを行ってメモリ４の障害の検出、並び
に誤りデータの訂正を実行するが、プロテクトマスタＰ
が論理“1"に設定されている場合には、先ずフリップフ
ロップ304をリセットする必要があり、その為にメモリ
制御部２とアクセス判定部３との間に余分な制御線７を
設ける必要がある。またプロセッサ１からの制御と独立
にプロテクトマスタＰを論理“1"から論理“0"に変更す
ることは、障害時には種々の問題点を孕んでいた。
特に第３図および第４図に示す如き二重化システムに
おいては、以上の問題点の影響が甚だしかった。
おいては、以上の問題点の影響が甚だしかった。
第１図は本発明の原理を示す図である。
第１図において、４はアクセス対象となるメモリ、10
0はメモリ４の各領域A1乃至Anにそれぞれロック情報L1
乃至Lnを設定するロック情報設定手段である。
0はメモリ４の各領域A1乃至Anにそれぞれロック情報L1
乃至Lnを設定するロック情報設定手段である。
本情報処理システムは、ロック情報L1乃至Lnに合致す
るキーＫ、または各ロック情報L1乃至Lnの何れにも合致
するマスターキーKmを有するメモリ装置外部からのアク
セス要求に限り、各領域A1乃至Anに対するアクセスを許
容する。
るキーＫ、または各ロック情報L1乃至Lnの何れにも合致
するマスターキーKmを有するメモリ装置外部からのアク
セス要求に限り、各領域A1乃至Anに対するアクセスを許
容する。
200は、本発明により設けられ、ロック情報設定手段1
00に予め定められたロック情報Lmを設定した領域Aiに対
するメモリ装置外部からのアクセスを、アクセス要求の
有するキーＫまたはマスターキーKmの如何に拘らず禁止
することを有効とするアクセス禁止手段である。
00に予め定められたロック情報Lmを設定した領域Aiに対
するメモリ装置外部からのアクセスを、アクセス要求の
有するキーＫまたはマスターキーKmの如何に拘らず禁止
することを有効とするアクセス禁止手段である。
またアクセス禁止手段200は、メモリ装置外部からの
アクセス要求と、メモリ装置内部に生起したアクセス要
求とを識別する機能を具備し、メモリ装置内部に生起し
たアクセス要求に対しては、メモリ装置外部からのアク
セス要求の有するキーＫまたはマスターキーKmと識別可
能に定められたキーKhを付与することにより、予め定め
られたロック情報Lmを設定した領域Aiに対するアクセス
禁止を解除する。
アクセス要求と、メモリ装置内部に生起したアクセス要
求とを識別する機能を具備し、メモリ装置内部に生起し
たアクセス要求に対しては、メモリ装置外部からのアク
セス要求の有するキーＫまたはマスターキーKmと識別可
能に定められたキーKhを付与することにより、予め定め
られたロック情報Lmを設定した領域Aiに対するアクセス
禁止を解除する。
即ち本発明によれば、メモリ内の予め定められたロッ
ク情報を設定した領域に対してのみアクセスが禁止可能
となり、他の領域はアクセスが可能となる。
ク情報を設定した領域に対してのみアクセスが禁止可能
となり、他の領域はアクセスが可能となる。
また予め定められたキーを有するアクセスに対して
は、メモリの全領域に対してアクセスが可能となり、制
御も単純化され、また制御線も削減される。
は、メモリの全領域に対してアクセスが可能となり、制
御も単純化され、また制御線も削減される。
以下、本発明の一実施例を図面により説明する。第２
図は本発明の一実施例によるメモリ保護方法を示す図で
ある。なお、全図を通じて同一符号は同一対象物を示
す。また対象とする情報処理システムは第３図の通りと
する。
図は本発明の一実施例によるメモリ保護方法を示す図で
ある。なお、全図を通じて同一符号は同一対象物を示
す。また対象とする情報処理システムは第３図の通りと
する。
第２図においては、デコーダ309および310、ゲート31
1および312がアクセス禁止手段200として設けられてい
る。
1および312がアクセス禁止手段200として設けられてい
る。
第２図においても、メモリ４は領域A1乃至A4に区分さ
れ、例えば領域A2に対応してロック情報L2＝“001"が設
定されている。
れ、例えば領域A2に対応してロック情報L2＝“001"が設
定されている。
第２図において、フリップフロップ304がリセット状
態にある場合には、出力するプロテクトマスタＰは論理
“0"に設定されている為、ゲート311は遮断状態にあ
り、ゲート308は導通状態にある。
態にある場合には、出力するプロテクトマスタＰは論理
“0"に設定されている為、ゲート311は遮断状態にあ
り、ゲート308は導通状態にある。
かかる状態で、例えばプロセッサ１−０からメモリ制
御部２−０にメモリ４−０の領域A2に対するアクセス要
求が伝達されると、メモリ制御２−０はアドレス線５−
０を介してアクセス判定部３−０およびメモリ４−０
に、プロセッサ１−０から伝達されたアドレスａを伝達
すると共に、プロセッサ１から伝達されたキーＫ′＝
“01"に対し、零付加回路21により論理“0"を上位に付
加してキーＫ＝“001"を作成し、制御線６−０を介して
アクセス判定部３−０に伝達する。
御部２−０にメモリ４−０の領域A2に対するアクセス要
求が伝達されると、メモリ制御２−０はアドレス線５−
０を介してアクセス判定部３−０およびメモリ４−０
に、プロセッサ１−０から伝達されたアドレスａを伝達
すると共に、プロセッサ１から伝達されたキーＫ′＝
“01"に対し、零付加回路21により論理“0"を上位に付
加してキーＫ＝“001"を作成し、制御線６−０を介して
アクセス判定部３−０に伝達する。
アクセス判定部３−０においては、メモリ制御部２−
０から伝達されたアドレスａ（の一部）がロックメモリ
301に入力され、領域A2に対応して設定されているロッ
ク情報L2＝“001"が抽出され、照合回路302およびデコ
ーダ309に入力される。
０から伝達されたアドレスａ（の一部）がロックメモリ
301に入力され、領域A2に対応して設定されているロッ
ク情報L2＝“001"が抽出され、照合回路302およびデコ
ーダ309に入力される。
照合回路302は、第４図におけると同様に、入力され
るロック情報L2＝“001"とキーＫ＝“001"とを照合し、
両者が一致した場合にはアクセス可能信号Ｅ（論理
“1"）を出力し、ゲート307、導通状態にあるゲート308
およびゲート312を介してメモリ４−０に伝達する。
るロック情報L2＝“001"とキーＫ＝“001"とを照合し、
両者が一致した場合にはアクセス可能信号Ｅ（論理
“1"）を出力し、ゲート307、導通状態にあるゲート308
およびゲート312を介してメモリ４−０に伝達する。
なおデコーダ303は、第４図におけると同様にキーＫ
がマスターキーKm（例えば“000"）と一致した場合にア
クセス可能信号Ｅを出力し、総ての領域A1乃至A4に対
し、ロック情報L1乃至L4の如何に拘らずアクセスが可能
とする。
がマスターキーKm（例えば“000"）と一致した場合にア
クセス可能信号Ｅを出力し、総ての領域A1乃至A4に対
し、ロック情報L1乃至L4の如何に拘らずアクセスが可能
とする。
次に領域A3に対するアクセスを禁止する場合には、ロ
ックメモリ301に領域A3に対応して予め定められたロッ
ク情報Lm（例えば“010"）を設定し、またフリップフロ
ップ304をセットする。その結果フリップフロップ304か
ら出力されるプロテクトマスタＰは論理“1"に設定さ
れ、ゲート311は導通状態となる。
ックメモリ301に領域A3に対応して予め定められたロッ
ク情報Lm（例えば“010"）を設定し、またフリップフロ
ップ304をセットする。その結果フリップフロップ304か
ら出力されるプロテクトマスタＰは論理“1"に設定さ
れ、ゲート311は導通状態となる。
かかる状態で、例えばプロセッサ１−０からメモリ制
御部２−０にメモリ４−０の領域A3に対するアクセス要
求が伝達されると、メモリ制御部２−０はアドレス線５
−０を介してアクセス判定部３−０およびメモリ４−０
に、プロセッサ１−０から伝達されたアドレスａを伝達
する。
御部２−０にメモリ４−０の領域A3に対するアクセス要
求が伝達されると、メモリ制御部２−０はアドレス線５
−０を介してアクセス判定部３−０およびメモリ４−０
に、プロセッサ１−０から伝達されたアドレスａを伝達
する。
アクセス判定部３−０においては、メモリ制御部２−
０から伝達されたアドレスａ（の一部）がロックメモリ
301に入力され、領域A3に対応して設定されているロッ
ク情報Lm＝“010"が抽出され、照合回路302およびデコ
ーダ309に入力される。
０から伝達されたアドレスａ（の一部）がロックメモリ
301に入力され、領域A3に対応して設定されているロッ
ク情報Lm＝“010"が抽出され、照合回路302およびデコ
ーダ309に入力される。
デコーダ309は、ロック情報Lm＝“010"が入力された
場合には論理“1"を出力し、ゲート311を介してゲート3
08を遮断状態に設定する。
場合には論理“1"を出力し、ゲート311を介してゲート3
08を遮断状態に設定する。
かかる場合には、照合回路302またはデコーダ303から
アクセス可能信号Ｅが出力されてもメモリ４−０には伝
達されず、メモリ制御部２−０からはメモリ４−０にア
クセス不可能となる。
アクセス可能信号Ｅが出力されてもメモリ４−０には伝
達されず、メモリ制御部２−０からはメモリ４−０にア
クセス不可能となる。
一方メモリ制御部２−０がメモリ４に対して自律的に
再書込みおよび再読出しを行ってメモリ４の障害の検
出、並びに誤りデータの訂正を実行する場合には、予め
定められたキーKh＝“100"を制御線６−０に送出する。
再書込みおよび再読出しを行ってメモリ４の障害の検
出、並びに誤りデータの訂正を実行する場合には、予め
定められたキーKh＝“100"を制御線６−０に送出する。
アクセス判定部３−０においては、制御線６−０から
到着したキーＫ＝“100"が、照合回路302、デコーダ303
と共にデコーダ310にも入力される。
到着したキーＫ＝“100"が、照合回路302、デコーダ303
と共にデコーダ310にも入力される。
デコーダ310は、キーKh＝“100"が入力された場合に
はアクセス可能信号Ｅ（論理“1"）を出力し、ゲート31
2を介してメモリ４−０に伝達する。
はアクセス可能信号Ｅ（論理“1"）を出力し、ゲート31
2を介してメモリ４−０に伝達する。
その結果メモリ制御部２−０は、メモリ４−０の全領
域A1乃至A4に対してアクセス可能となる。
域A1乃至A4に対してアクセス可能となる。
なおメモリ制御部２−１からメモリ４−０に対するア
クセス、並びにメモリ制御部２−０または２−１からメ
モリ４−１へのアクセスにおいても、キーKh＝“100"を
出力した場合には、同様の過程で全領域A1乃至A4にアク
セスが可能となり、フリップフロップ304をリセットす
る必要は無い。
クセス、並びにメモリ制御部２−０または２−１からメ
モリ４−１へのアクセスにおいても、キーKh＝“100"を
出力した場合には、同様の過程で全領域A1乃至A4にアク
セスが可能となり、フリップフロップ304をリセットす
る必要は無い。
またプロセッサ１からのアクセス要求に対しては、メ
モリ制御部２において零付加回路21が常に論理“0"を上
位に付加する為、予め定められたキーKh＝“100"がアク
セス判定部３に伝達されることは無い。
モリ制御部２において零付加回路21が常に論理“0"を上
位に付加する為、予め定められたキーKh＝“100"がアク
セス判定部３に伝達されることは無い。
以上の説明から明らかな如く、本実施例によれば、プ
ロテクトマスタＰを論理“1"に設定した場合には、ロッ
ク情報Lm＝“010"が設定された領域A3に対してのみ、ア
クセスが禁止される。
ロテクトマスタＰを論理“1"に設定した場合には、ロッ
ク情報Lm＝“010"が設定された領域A3に対してのみ、ア
クセスが禁止される。
またメモリ制御部２がメモリ４に対して自律的に再書
込みおよび再読出しを行ってメモリ４の障害の検出、並
びに誤りデータの訂正を実行する場合には、キーKh＝
“100"を制御線６に送出することにより、メモリ４の全
領域A1乃至A4にアクセスが可能となる。
込みおよび再読出しを行ってメモリ４の障害の検出、並
びに誤りデータの訂正を実行する場合には、キーKh＝
“100"を制御線６に送出することにより、メモリ４の全
領域A1乃至A4にアクセスが可能となる。
なお、第２図および第３図はあく迄本発明の一実施例
に過ぎず、例えばメモリ４の領域はA1乃至A4の４区分に
限定されることは無く、他に幾多の変形が考慮される
が、何れの場合にも本発明の効果は変わらない。またロ
ック情報ＬおよびキーＫは図示されるものに限定される
ことは無く、他に幾多の変形が考慮されるが、何れの場
合にも本発明の効果は変わらない。更に本発明の対象と
なる情報処理システムは、図示されるものに限定されぬ
ことは言う迄も無い。
に過ぎず、例えばメモリ４の領域はA1乃至A4の４区分に
限定されることは無く、他に幾多の変形が考慮される
が、何れの場合にも本発明の効果は変わらない。またロ
ック情報ＬおよびキーＫは図示されるものに限定される
ことは無く、他に幾多の変形が考慮されるが、何れの場
合にも本発明の効果は変わらない。更に本発明の対象と
なる情報処理システムは、図示されるものに限定されぬ
ことは言う迄も無い。
以上、本発明によれば、前記情報処理システムにおい
て、メモリ内の予め定められたロック情報を設定した領
域に対してのみアクセスが禁止可能となり、他の領域は
アクセスが可能となる。
て、メモリ内の予め定められたロック情報を設定した領
域に対してのみアクセスが禁止可能となり、他の領域は
アクセスが可能となる。
また予め定められたキーを有するアクセスに対して
は、メモリの全領域に対してアクセスが可能となり、制
御も単純化され、また制御線も削減される。
は、メモリの全領域に対してアクセスが可能となり、制
御も単純化され、また制御線も削減される。
第１図は本発明の原理を示す図、第２図は本発明の一実
施例によるメモリ保護方法を示す図、第３図は本発明の
対象となる情報処理システムの一例を示す図、第４図は
従来あるメモリ保護方法の一例を示す図である。 図において、１はプロセッサ、２はメモリ制御部、３は
アクセス判定部、４はメモリ、５はアドレス線、６およ
び７は制御線、21は零付加回路、100はロック情報設定
手段、200はアクセス禁止手段、301はロックメモリ、30
2は照合回路、303、309および310はデコーダ、304はフ
リップフロップ、305乃至312はゲート、Ａは領域、Ｅは
アクセス可能信号、Ｋ、Ｋ′およびKhはキー、Kmはマス
ターキー、Ｌ、Ｌ′、LmおよびLm′はロック情報、Ｐは
プロテクトマスタ、を示す。
施例によるメモリ保護方法を示す図、第３図は本発明の
対象となる情報処理システムの一例を示す図、第４図は
従来あるメモリ保護方法の一例を示す図である。 図において、１はプロセッサ、２はメモリ制御部、３は
アクセス判定部、４はメモリ、５はアドレス線、６およ
び７は制御線、21は零付加回路、100はロック情報設定
手段、200はアクセス禁止手段、301はロックメモリ、30
2は照合回路、303、309および310はデコーダ、304はフ
リップフロップ、305乃至312はゲート、Ａは領域、Ｅは
アクセス可能信号、Ｋ、Ｋ′およびKhはキー、Kmはマス
ターキー、Ｌ、Ｌ′、LmおよびLm′はロック情報、Ｐは
プロテクトマスタ、を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小松原 勉 武蔵野市緑町３丁目９番11号 日本電信 電話株式会社通信網第一研究所内 (72)発明者 二川 剛 東京都港区虎ノ門１丁目７番12号 沖電 気工業株式会社内 (56)参考文献 特開 昭59−139199（ＪＰ，Ａ) 特開 昭60−129860（ＪＰ，Ａ)
Claims (2)
- 【請求項１】メモリ（４）の各領域（A1乃至An）にそれ
ぞれロック情報（L1乃至Ln）を設定するロック情報設定
手段（100）を具備し、該ロック情報（L1乃至Ln）に合
致するキー（Ｋ）、または前記各ロック情報（L1乃至L
n）の何れにも合致するマスターキー（Km）を有するメ
モリ装置外部からのアクセス要求に限り、前記各領域
（A1乃至An）に対するアクセスを許容する情報処理シス
テムにおいて、 前記ロック情報設定手段（100）に予め定められたロッ
ク情報（Lm）を設定した前記領域（Ai）に対するメモリ
装置外部からのアクセスを、前記アクセス要求の有する
キー（Ｋ）またはマスターキー（Km）の如何に拘らず禁
止することを有効とするアクセス禁止手段（200）を設
けることを特徴とするメモリ保護方法。 - 【請求項２】前記アクセス禁止手段（200）は、前記メ
モリ装置外部からのアクセス要求と、前記メモリ装置内
部に生起したアクセス要求とを識別する機能を具備し、
前記メモリ装置内部に生起したアクセス要求に対して
は、前記メモリ装置外部からのアクセス要求の有するキ
ー（Ｋ）またはマスターキー（Km）と識別可能に定めら
れたキー（Kh）を付与することにより、前記予め定めら
れたロック情報（Lm）を設定した領域（Ai）に対するア
クセス禁止を解除することを特徴とする特許請求の範囲
第１項記載のメモリ保護方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61120739A JP2528830B2 (ja) | 1986-05-26 | 1986-05-26 | メモリ保護方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61120739A JP2528830B2 (ja) | 1986-05-26 | 1986-05-26 | メモリ保護方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62276647A JPS62276647A (ja) | 1987-12-01 |
| JP2528830B2 true JP2528830B2 (ja) | 1996-08-28 |
Family
ID=14793785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61120739A Expired - Lifetime JP2528830B2 (ja) | 1986-05-26 | 1986-05-26 | メモリ保護方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2528830B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59139199A (ja) * | 1982-12-27 | 1984-08-09 | Fujitsu Ltd | 記憶保護方式 |
| JPS60129860A (ja) * | 1983-12-19 | 1985-07-11 | Hitachi Ltd | アドレス指定例外検出方式 |
-
1986
- 1986-05-26 JP JP61120739A patent/JP2528830B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62276647A (ja) | 1987-12-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |