JP2904991B2 - 数値制御装置 - Google Patents
数値制御装置Info
- Publication number
- JP2904991B2 JP2904991B2 JP4055194A JP5519492A JP2904991B2 JP 2904991 B2 JP2904991 B2 JP 2904991B2 JP 4055194 A JP4055194 A JP 4055194A JP 5519492 A JP5519492 A JP 5519492A JP 2904991 B2 JP2904991 B2 JP 2904991B2
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- JP
- Japan
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- master
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- signal
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- Numerical Control (AREA)
- Debugging And Monitoring (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、マルチバスマスター方
式の数値制御装置に関する。
式の数値制御装置に関する。
【０００２】
【従来の技術】従来、マルチバスマスター方式の数値制
御装置が知られている。この数値制御装置は、図５に示
すように、システムバス３を有しており、システムバス
３には複数のマスター１、２…が接続されており、かつ
データ入出力回路４が接続されている。データ入出力回
路４は、デコーダ５及びＩ／Ｏ６を備えている。
御装置が知られている。この数値制御装置は、図５に示
すように、システムバス３を有しており、システムバス
３には複数のマスター１、２…が接続されており、かつ
データ入出力回路４が接続されている。データ入出力回
路４は、デコーダ５及びＩ／Ｏ６を備えている。
【０００３】従って、システムバス３に接続されるデー
タ入出力回路４のアドレスが複数のマスター１、２の共
通エリアにある場合、予め決められた所定のマスター１
以外のマスター２からのアクセスを禁止しなければなら
ない場合がある。このような場合、マスター２はデータ
入出力回路４のアドレスに相当する領域をアクセス禁止
領域としてソフトウエア的にまたは回路的にマスクする
ことにより、異常アクセスの発生を防止し、データ入出
力回路４を保護している。
タ入出力回路４のアドレスが複数のマスター１、２の共
通エリアにある場合、予め決められた所定のマスター１
以外のマスター２からのアクセスを禁止しなければなら
ない場合がある。このような場合、マスター２はデータ
入出力回路４のアドレスに相当する領域をアクセス禁止
領域としてソフトウエア的にまたは回路的にマスクする
ことにより、異常アクセスの発生を防止し、データ入出
力回路４を保護している。
【０００４】
【発明が解決しようとする課題】従来のマルチバスマス
ター方式の数値制御装置においてはソフトウエア的にア
クセスを禁止している場合は、ソフトウエアの欠陥によ
りマスターが異常動作を起こすとアクセス禁止領域に対
するアクセスを阻止する手段がなく、データ入出力回路
を保護することができないという問題点があった。特
に、工作機械の数値制御装置においてはデータ入出力回
路は直接機械の動作をコントロールすることがあり、ソ
フトウエアの欠陥により機械が誤動作することは確実に
防止する必要がある。また、回路的にアクセスを禁止し
ている場合は、禁止領域の追加または削除等を行う度に
マスクのための回路を変更する必要があり、容易に機能
の追加または削除を行うことができないという問題点が
あった。
ター方式の数値制御装置においてはソフトウエア的にア
クセスを禁止している場合は、ソフトウエアの欠陥によ
りマスターが異常動作を起こすとアクセス禁止領域に対
するアクセスを阻止する手段がなく、データ入出力回路
を保護することができないという問題点があった。特
に、工作機械の数値制御装置においてはデータ入出力回
路は直接機械の動作をコントロールすることがあり、ソ
フトウエアの欠陥により機械が誤動作することは確実に
防止する必要がある。また、回路的にアクセスを禁止し
ている場合は、禁止領域の追加または削除等を行う度に
マスクのための回路を変更する必要があり、容易に機能
の追加または削除を行うことができないという問題点が
あった。
【０００５】この発明は、上記のような課題を解消する
ためになされたもので、本発明の目的は、マスターの誤
動作によるデータ入出力回路への不正なアクセスを規制
してデータ入出力回路を保護する数値制御装置を提供す
ることにある。
ためになされたもので、本発明の目的は、マスターの誤
動作によるデータ入出力回路への不正なアクセスを規制
してデータ入出力回路を保護する数値制御装置を提供す
ることにある。
【０００６】
【課題を解決するための手段】本発明に係る数値制御装
置は、バスに接続される複数のマスターのそれぞれに設
けられマスター識別信号を発生させるマスター識別信号
発生手段と、マスター識別信号を識別するマスター識別
手段と、マスター識別手段の識別結果に基づき所定の制
御信号を生成する制御信号生成手段と、制御信号により
制御されるデータ入出力回路と、マスター識別手段の識
別結果に基づきアクセスが有効か否かをアクセスを行っ
たマスターに知らせる報知手段とを備えることを特徴と
するものである。
置は、バスに接続される複数のマスターのそれぞれに設
けられマスター識別信号を発生させるマスター識別信号
発生手段と、マスター識別信号を識別するマスター識別
手段と、マスター識別手段の識別結果に基づき所定の制
御信号を生成する制御信号生成手段と、制御信号により
制御されるデータ入出力回路と、マスター識別手段の識
別結果に基づきアクセスが有効か否かをアクセスを行っ
たマスターに知らせる報知手段とを備えることを特徴と
するものである。
【０００７】
【作用】本発明に係る数値制御装置は、マスター識別信
号発生手段が発生させるマスター識別信号をマスター識
別手段により識別している。さらに、マスター識別手段
の識別結果に基づき所定の制御信号を制御信号生成手段
により生成しデータ入出力回路を制御する一方で、アク
セスが有効か否かをアクセスを行ったマスターに知ら
せ、データ入出力回路への不正なアクセスを規制し、マ
スターの誤動作からデータ入出力回路を保護している。
号発生手段が発生させるマスター識別信号をマスター識
別手段により識別している。さらに、マスター識別手段
の識別結果に基づき所定の制御信号を制御信号生成手段
により生成しデータ入出力回路を制御する一方で、アク
セスが有効か否かをアクセスを行ったマスターに知ら
せ、データ入出力回路への不正なアクセスを規制し、マ
スターの誤動作からデータ入出力回路を保護している。
【０００８】
【実施例】以下、この発明の一実施例を図を用いて説明
する。図１は、本発明の一実施例に係る数値制御装置の
構成を示すブロック図である。この数値制御装置は、図
１に示すように、システムバス３を有しており、システ
ムバス３には複数のマスター１、２…が接続されてお
り、マスター１、２は、それぞれマスター識別信号を発
生するマスター識別信号発生回路７ａ、７ｂを有してい
る。また、システムバス３にはデータ入出力回路４が接
続されており、データ入出力回路４は、マスター識別信
号を識別するマスター識別回路８と、その識別結果に基
づき所定の制御信号を生成し、マスター１又は２による
アクセスが有効か否かをアクセスを行ったマスター１又
は２に知らせるデコーダ５及びＩ／Ｏ（例えばメモリま
たはＩ／Ｏ命令により動作する回路）６を備えている。
なお、マスター識別信号発生回路７ａ、７ｂは、予め設
定されているマスター特有の信号線の状態を変化させる
回路や、または予め設定されているマスター特有の信号
コードを出力する回路として実現されており、これによ
りそれぞれのマスターに特有なマスター識別信号を発生
する。また、マスター識別回路８は、図２に示すよう
に、システムバス３に接続された識別信号線９と、識別
信号線９から入力するデータをデコードしてその結果に
よりアクセス許可信号１０２を制御するデコーダ１０と
から構成されている。
する。図１は、本発明の一実施例に係る数値制御装置の
構成を示すブロック図である。この数値制御装置は、図
１に示すように、システムバス３を有しており、システ
ムバス３には複数のマスター１、２…が接続されてお
り、マスター１、２は、それぞれマスター識別信号を発
生するマスター識別信号発生回路７ａ、７ｂを有してい
る。また、システムバス３にはデータ入出力回路４が接
続されており、データ入出力回路４は、マスター識別信
号を識別するマスター識別回路８と、その識別結果に基
づき所定の制御信号を生成し、マスター１又は２による
アクセスが有効か否かをアクセスを行ったマスター１又
は２に知らせるデコーダ５及びＩ／Ｏ（例えばメモリま
たはＩ／Ｏ命令により動作する回路）６を備えている。
なお、マスター識別信号発生回路７ａ、７ｂは、予め設
定されているマスター特有の信号線の状態を変化させる
回路や、または予め設定されているマスター特有の信号
コードを出力する回路として実現されており、これによ
りそれぞれのマスターに特有なマスター識別信号を発生
する。また、マスター識別回路８は、図２に示すよう
に、システムバス３に接続された識別信号線９と、識別
信号線９から入力するデータをデコードしてその結果に
よりアクセス許可信号１０２を制御するデコーダ１０と
から構成されている。
【０００９】次に、本実施例の動作について説明する。
マスター１がデータ入出力回路４に対してアクセスを行
う場合、アクセス信号１００と共にマスター識別信号発
生回路７ａからマスター識別信号１０１を出力する。マ
スター識別信号発生回路７ａより出力されたマスター識
別信号１０１は、システムバス３を介してデータ入出力
回路４へ入力され、データ入出力回路４のマスター識別
回路８により解釈される。マスター識別回路８は、マス
ター１からのアクセスであることを確認した後に、デコ
ーダ５に対してアクセス許可信号１０２を出力する。ア
クセス許可信号１０２を受けたデコーダ５は、このアク
セス許可信号１０２をデコード条件に加えアクセス信号
１００の内容に応じたＩ／Ｏセレクト信号１０３を出力
すると共にシステムバス３にアクセスが正常に行われた
ことを示す応答信号１０４を出力する。更に、マスター
１はこの応答信号１０４を監視することによりアクセス
が正常に行われたことを検知する。一方、Ｉ／Ｏセレク
ト信号１０３を受けたＩ／Ｏ６はその信号の内容に従い
動作を行う。このようにして、マスター１からのアクセ
スは正常に終了する。
マスター１がデータ入出力回路４に対してアクセスを行
う場合、アクセス信号１００と共にマスター識別信号発
生回路７ａからマスター識別信号１０１を出力する。マ
スター識別信号発生回路７ａより出力されたマスター識
別信号１０１は、システムバス３を介してデータ入出力
回路４へ入力され、データ入出力回路４のマスター識別
回路８により解釈される。マスター識別回路８は、マス
ター１からのアクセスであることを確認した後に、デコ
ーダ５に対してアクセス許可信号１０２を出力する。ア
クセス許可信号１０２を受けたデコーダ５は、このアク
セス許可信号１０２をデコード条件に加えアクセス信号
１００の内容に応じたＩ／Ｏセレクト信号１０３を出力
すると共にシステムバス３にアクセスが正常に行われた
ことを示す応答信号１０４を出力する。更に、マスター
１はこの応答信号１０４を監視することによりアクセス
が正常に行われたことを検知する。一方、Ｉ／Ｏセレク
ト信号１０３を受けたＩ／Ｏ６はその信号の内容に従い
動作を行う。このようにして、マスター１からのアクセ
スは正常に終了する。
【００１０】また、図３に示すように、マスター２がデ
ータ入出力回路４に対してアクセスを行う場合、アクセ
ス信号２００と共にマスター識別信号発生回路７ｂから
マスター識別信号２０１を出力する。マスター識別信号
発生回路７ｂより出力されたマスター識別信号２０１
は、システムバス３を介してデータ入出力回路４へ入力
され、データ入出力回路４のマスター識別回路８により
解釈される。しかし、アクセスが禁止されているマスタ
ー２からのアクセスであるため、アクセス許可信号２０
２は出力されず、アクセス許可信号２０２をデコード条
件としているデコーダ５においてデコード条件が成立し
なくなり、Ｉ／Ｏセレクト信号２０３は出力されない。
これにより、マスター２からのアクセスに対してＩ／Ｏ
６を保護する。また、この際、デコーダ５は正常にアク
セスが行われなかったことを示す応答信号２０４を生成
してシステムバス３へ出力する。そして、この応答信号
２０４を監視することによりマスター２はそのアクセス
が無効であったことを知る。なお、応答信号を全てのマ
スターが監視し得るように構成すると、応答信号とマス
ター識別信号とでどのマスターで異常動作が発生したか
を全てのマスターが検知できる。従って、この情報によ
りエラー表示を行うことも可能である。
ータ入出力回路４に対してアクセスを行う場合、アクセ
ス信号２００と共にマスター識別信号発生回路７ｂから
マスター識別信号２０１を出力する。マスター識別信号
発生回路７ｂより出力されたマスター識別信号２０１
は、システムバス３を介してデータ入出力回路４へ入力
され、データ入出力回路４のマスター識別回路８により
解釈される。しかし、アクセスが禁止されているマスタ
ー２からのアクセスであるため、アクセス許可信号２０
２は出力されず、アクセス許可信号２０２をデコード条
件としているデコーダ５においてデコード条件が成立し
なくなり、Ｉ／Ｏセレクト信号２０３は出力されない。
これにより、マスター２からのアクセスに対してＩ／Ｏ
６を保護する。また、この際、デコーダ５は正常にアク
セスが行われなかったことを示す応答信号２０４を生成
してシステムバス３へ出力する。そして、この応答信号
２０４を監視することによりマスター２はそのアクセス
が無効であったことを知る。なお、応答信号を全てのマ
スターが監視し得るように構成すると、応答信号とマス
ター識別信号とでどのマスターで異常動作が発生したか
を全てのマスターが検知できる。従って、この情報によ
りエラー表示を行うことも可能である。
【００１１】また、上述実施例においては、マスター識
別回路８を、システムバス３に接続された識別信号線９
と、識別信号線９から入力するデータをデコードしてそ
の結果によりアクセス許可信号１０２を制御するデコー
ダ１０とから構成したが、これに限らず、図４に示すよ
うに、それぞれのマスターに対応する信号線９ａ、９
ｂ、９ｃ及びその信号線９ａ、９ｂ、９ｃの内のいずれ
の信号線をアクセス許可信号として使用するかを選択す
るスイッチ１１で構成してもよい。
別回路８を、システムバス３に接続された識別信号線９
と、識別信号線９から入力するデータをデコードしてそ
の結果によりアクセス許可信号１０２を制御するデコー
ダ１０とから構成したが、これに限らず、図４に示すよ
うに、それぞれのマスターに対応する信号線９ａ、９
ｂ、９ｃ及びその信号線９ａ、９ｂ、９ｃの内のいずれ
の信号線をアクセス許可信号として使用するかを選択す
るスイッチ１１で構成してもよい。
【００１２】
【発明の効果】以上説明したように、本発明によれば、
マスター識別信号発生手段によりマスター識別信号を発
生させマスター識別手段により識別し、データ入出力回
路の制御及びアクセスを行ったマスターへの報知を実行
するように構成したので、データ入出力回路への不正な
アクセスを規制して、マスターの誤動作からデータ入出
力回路を保護することができる。また、アクセスに対す
る有効、無効の判定をデータ入出力側で行うため、新機
能のデータ入出力回路が追加されても回路変更すること
なしに容易に機能追加を行うことができる。
マスター識別信号発生手段によりマスター識別信号を発
生させマスター識別手段により識別し、データ入出力回
路の制御及びアクセスを行ったマスターへの報知を実行
するように構成したので、データ入出力回路への不正な
アクセスを規制して、マスターの誤動作からデータ入出
力回路を保護することができる。また、アクセスに対す
る有効、無効の判定をデータ入出力側で行うため、新機
能のデータ入出力回路が追加されても回路変更すること
なしに容易に機能追加を行うことができる。
【図１】本発明の一実施例に係る数値制御装置の構成を
示すブロック図である。
示すブロック図である。
【図２】本実施例に係るマスター識別回路の構成を示す
ブロック図である。
ブロック図である。
【図３】本実施例の動作を説明するための図である。
【図４】本発明の他の実施例に係るマスター識別回路の
構成を示すブロック図である。
構成を示すブロック図である。
【図５】従来の数値制御装置の構成を示すブロック図で
ある。
ある。
１，２ マスター ３ システムバス ４ データ入出力回路 ５ デコーダ ６ Ｉ／Ｏ ７ａ，７ｂ マスター識別信号発生回路 ８ マスター識別回路 ９ 識別信号線
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G05B 19/414 G06F 13/36 520
Claims (1)
- 【請求項１】 マルチバスマスター方式の数値制御装置
において、 バスに接続される複数のマスターそれぞれに設けられマ
スター識別信号を発生させるマスター識別信号発生手段
と、 マスター識別信号を識別するマスター識別手段と、 マスター識別手段の識別結果に基づき所定の制御信号を
生成する制御信号生成手段と、 制御信号により制御されるデータ入出力回路と、 マスター識別手段の識別結果に基づきアクセスが有効か
否かをアクセスを行ったマスターに知らせる報知手段
と、 を備えることを特徴とする数値制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4055194A JP2904991B2 (ja) | 1992-03-13 | 1992-03-13 | 数値制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4055194A JP2904991B2 (ja) | 1992-03-13 | 1992-03-13 | 数値制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05257516A JPH05257516A (ja) | 1993-10-08 |
| JP2904991B2 true JP2904991B2 (ja) | 1999-06-14 |
Family
ID=12991881
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4055194A Expired - Fee Related JP2904991B2 (ja) | 1992-03-13 | 1992-03-13 | 数値制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2904991B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005250833A (ja) * | 2004-03-04 | 2005-09-15 | Nec Electronics Corp | バスシステム及びアクセス制御方法 |
-
1992
- 1992-03-13 JP JP4055194A patent/JP2904991B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05257516A (ja) | 1993-10-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |