JPH05173886A - 書込み装置 - Google Patents
書込み装置Info
- Publication number
- JPH05173886A JPH05173886A JP3337154A JP33715491A JPH05173886A JP H05173886 A JPH05173886 A JP H05173886A JP 3337154 A JP3337154 A JP 3337154A JP 33715491 A JP33715491 A JP 33715491A JP H05173886 A JPH05173886 A JP H05173886A
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- JP
- Japan
- Prior art keywords
- bank
- writing
- write
- memory
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】 簡単な回路構成で、メモリの書込禁止バンク
に対するデータの書き込みを防止し、誤って書込要求が
発生したときにそれを検出できるようにする。 【構成】 メモリ２を第１のバンク２ａおよび第２のバ
ンク２ｂの２つのバンクに分割する。第１のバンク２ａ
を書込禁止とするときにはメモリ書込保護レジスタ３の
第１のビット３ａをオンにし、第１のマスク信号１３ａ
をオンにする。誤って第１のバンク２ａに対する書込要
求が発生した場合、マスク回路５で第１のバンク選択制
御信号１４ａをマスクしてバンク選択信号１５ａをオフ
にする。これにより第１のバンク２ａに対する書き込み
を防止することができる。同時に、割込み信号発生回路
６より供給される割込み信号１６がオンとなり、その旨
をＣＰＵ１に通知する。
に対するデータの書き込みを防止し、誤って書込要求が
発生したときにそれを検出できるようにする。 【構成】 メモリ２を第１のバンク２ａおよび第２のバ
ンク２ｂの２つのバンクに分割する。第１のバンク２ａ
を書込禁止とするときにはメモリ書込保護レジスタ３の
第１のビット３ａをオンにし、第１のマスク信号１３ａ
をオンにする。誤って第１のバンク２ａに対する書込要
求が発生した場合、マスク回路５で第１のバンク選択制
御信号１４ａをマスクしてバンク選択信号１５ａをオフ
にする。これにより第１のバンク２ａに対する書き込み
を防止することができる。同時に、割込み信号発生回路
６より供給される割込み信号１６がオンとなり、その旨
をＣＰＵ１に通知する。
Description
【０００１】
【産業上の利用分野】本発明は、複数のバンクに分割さ
れたメモリへデータの書き込みを行う書込み装置に係わ
り、特に特定のバンクに対して書込みが禁止されるメモ
リに対する書込み装置に関する。
れたメモリへデータの書き込みを行う書込み装置に係わ
り、特に特定のバンクに対して書込みが禁止されるメモ
リに対する書込み装置に関する。
【０００２】
【従来の技術】従来、この種のメモリの特定のバンクへ
のデータ書込制御は、ソフトウェアによりなされてき
た。
のデータ書込制御は、ソフトウェアによりなされてき
た。
【０００３】
【発明が解決しようとする課題】しかしながら、上述の
ような従来のソフトウェアによる書込制御では、ソフト
ウェアの誤動作によりバンク設定を誤り、書き込みが禁
止されたバンクに誤って書き込みが行なわれてしまうこ
とがあった。また、この場合、書き込みが禁止されたバ
ンクに書き込みが行なわれたことを発見するのが困難で
あるという問題があった。
ような従来のソフトウェアによる書込制御では、ソフト
ウェアの誤動作によりバンク設定を誤り、書き込みが禁
止されたバンクに誤って書き込みが行なわれてしまうこ
とがあった。また、この場合、書き込みが禁止されたバ
ンクに書き込みが行なわれたことを発見するのが困難で
あるという問題があった。
【０００４】本発明は上記問題点に鑑みてなされたもの
で、その目的は、比較的小規模のファームウェアシステ
ムにおいて、書込禁止バンクに対する書き込みを簡単な
回路構成で防止することができ、また書込禁止バンクに
対して書込要求がなされたことを書込み側が容易に知る
ことができる書込み装置を提供することにある。
で、その目的は、比較的小規模のファームウェアシステ
ムにおいて、書込禁止バンクに対する書き込みを簡単な
回路構成で防止することができ、また書込禁止バンクに
対して書込要求がなされたことを書込み側が容易に知る
ことができる書込み装置を提供することにある。
【０００５】
【課題を解決するための手段】本発明による書込み装置
は、複数のバンクに分割されたメモリと、このメモリに
対して所定のプログラムに基づきデータの書込要求を出
力するとともにデータの書き込みを実行する書込み手段
と、前記メモリの各バンクそれぞれに対応してデータの
書込み許可または書込み禁止の条件が設定されたレジス
タと、前記メモリに対する書込要求が発生したときに、
前記レジスタに設定された書込み許可または書込み禁止
の条件に応じて各バンクに対する書き込みを許可または
禁止する書込み制御手段と、前記レジスタにおいて書込
み禁止に設定されたバンクに対して書込要求が発生した
ときに、前記書込み手段へ割込み信号を出力し、その旨
を伝える割込み信号発生手段とを備えている。
は、複数のバンクに分割されたメモリと、このメモリに
対して所定のプログラムに基づきデータの書込要求を出
力するとともにデータの書き込みを実行する書込み手段
と、前記メモリの各バンクそれぞれに対応してデータの
書込み許可または書込み禁止の条件が設定されたレジス
タと、前記メモリに対する書込要求が発生したときに、
前記レジスタに設定された書込み許可または書込み禁止
の条件に応じて各バンクに対する書き込みを許可または
禁止する書込み制御手段と、前記レジスタにおいて書込
み禁止に設定されたバンクに対して書込要求が発生した
ときに、前記書込み手段へ割込み信号を出力し、その旨
を伝える割込み信号発生手段とを備えている。
【０００６】この書込み装置では、メモリのあるバンク
に対して書き込みを禁止する場合は、レジスタに書込み
禁止状態を設定する。この状態で、メモリの各バンクに
書込要求があったときには、書込み制御手段によりこの
レジスタに設定された条件に応じて書き込みの許可およ
び禁止が行われる。ここで、書込み手段から誤って書込
禁止状態にあるバンクに書込要求が発生した場合には、
書込み制御手段によりそのバンクへの書き込みが禁止さ
れるとともに、割込み信号発生手段から書込み手段に対
して割込み信号が供給される。これにより書き込みが禁
止されたバンクに対して誤って書込要求がなされ、誤動
作が生じたことを書込み側に知らせることができる。
に対して書き込みを禁止する場合は、レジスタに書込み
禁止状態を設定する。この状態で、メモリの各バンクに
書込要求があったときには、書込み制御手段によりこの
レジスタに設定された条件に応じて書き込みの許可およ
び禁止が行われる。ここで、書込み手段から誤って書込
禁止状態にあるバンクに書込要求が発生した場合には、
書込み制御手段によりそのバンクへの書き込みが禁止さ
れるとともに、割込み信号発生手段から書込み手段に対
して割込み信号が供給される。これにより書き込みが禁
止されたバンクに対して誤って書込要求がなされ、誤動
作が生じたことを書込み側に知らせることができる。
【０００７】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００８】図１は本発明の一実施例に係わる書込み装
置の具体的な構成を表すものである。
置の具体的な構成を表すものである。
【０００９】この書込み装置は、データの書込み手段と
してのＣＰＵ（中央処理装置）１を有している。このＣ
ＰＵ１はデータバス１０、アドレスバス１１を介して、
メモリ２、メモリ書込保護レジスタ３およびメモリバン
ク選択回路４それぞれと接続されている。
してのＣＰＵ（中央処理装置）１を有している。このＣ
ＰＵ１はデータバス１０、アドレスバス１１を介して、
メモリ２、メモリ書込保護レジスタ３およびメモリバン
ク選択回路４それぞれと接続されている。
【００１０】メモリ２は複数、たとえば第１のバンク２
ａおよび第２のバンク２ｂの２つのバンクに分割されて
おり、それぞれのエリアにＣＰＵ１からの書込要求信号
１２を受けてデータの書き込みが行われるようになって
いる。
ａおよび第２のバンク２ｂの２つのバンクに分割されて
おり、それぞれのエリアにＣＰＵ１からの書込要求信号
１２を受けてデータの書き込みが行われるようになって
いる。
【００１１】メモリ書込保護レジスタ３は、メモリ２の
各バンク２ａ、２ｂそれぞれに対応して第１のビット３
ａおよび第２のビット３ｂを有している。これらビット
３ａ、３ｂはそれぞれ、メモリ２への書き込みを禁止す
るときにはオン、許可するときにはオフとして設定され
るようになっている。メモリ書込保護レジスタ３のこれ
らのビット３ａ、３ｂのオン、オフはそれぞれ第１のマ
スク信号１３ａおよび第２のマスク信号１３ｂとしてマ
スク回路５および割込み信号発生回路６へ供給されるよ
うになっている。
各バンク２ａ、２ｂそれぞれに対応して第１のビット３
ａおよび第２のビット３ｂを有している。これらビット
３ａ、３ｂはそれぞれ、メモリ２への書き込みを禁止す
るときにはオン、許可するときにはオフとして設定され
るようになっている。メモリ書込保護レジスタ３のこれ
らのビット３ａ、３ｂのオン、オフはそれぞれ第１のマ
スク信号１３ａおよび第２のマスク信号１３ｂとしてマ
スク回路５および割込み信号発生回路６へ供給されるよ
うになっている。
【００１２】メモリバンク選択回路４は、ＣＰＵ１から
送られてきたアドレス信号を受けて、メモリ２の第１の
バンク２ａおよび第２のバンク２ｂのいずれのエリアに
データの書き込みを行うのかを選択するもので、マスク
回路５および割込み信号発生回路６それぞれに対して第
１のバンク選択制御信号１４ａおよび第２のバンク選択
制御信号１４ａを供給するようになっている。
送られてきたアドレス信号を受けて、メモリ２の第１の
バンク２ａおよび第２のバンク２ｂのいずれのエリアに
データの書き込みを行うのかを選択するもので、マスク
回路５および割込み信号発生回路６それぞれに対して第
１のバンク選択制御信号１４ａおよび第２のバンク選択
制御信号１４ａを供給するようになっている。
【００１３】マスク回路５は、ＣＰＵ１から供給される
書込要求信号１２、メモリ書込保護レジスタ３から供給
される第１のマスク信号１３ａ、第２のマスク信号１３
ｂ、およびメモリバンク選択回路４から供給される第１
のバンク選択制御信号１４ａ、第２のバンク選択制御信
号１４ｂを受けてメモリ２の各バンク２ａ、２ｂへ第１
のバンク選択信号１５ａ、１５ｂを供給するようになっ
ている。
書込要求信号１２、メモリ書込保護レジスタ３から供給
される第１のマスク信号１３ａ、第２のマスク信号１３
ｂ、およびメモリバンク選択回路４から供給される第１
のバンク選択制御信号１４ａ、第２のバンク選択制御信
号１４ｂを受けてメモリ２の各バンク２ａ、２ｂへ第１
のバンク選択信号１５ａ、１５ｂを供給するようになっ
ている。
【００１４】第１のバンク選択信号１５ａは、書込要求
信号１２および第１のバンク選択制御信号１４ａがそれ
ぞれオン、第１のマスク信号１３ａがオフのときにオン
するもので、これによりＣＰＵ１から第１のバンク２ａ
に対してデータの書き込みが可能となる。一方、第２の
バンク選択信号１５ｂは、書込要求信号１２および第２
のバンク選択制御信号１４ｂがそれぞれオン、第２のマ
スク信号１３ｂがオフのときにオンするもので、これに
よりＣＰＵ１から第２のバンク２ｂに対してデータの書
き込みが可能となるようになっている。
信号１２および第１のバンク選択制御信号１４ａがそれ
ぞれオン、第１のマスク信号１３ａがオフのときにオン
するもので、これによりＣＰＵ１から第１のバンク２ａ
に対してデータの書き込みが可能となる。一方、第２の
バンク選択信号１５ｂは、書込要求信号１２および第２
のバンク選択制御信号１４ｂがそれぞれオン、第２のマ
スク信号１３ｂがオフのときにオンするもので、これに
よりＣＰＵ１から第２のバンク２ｂに対してデータの書
き込みが可能となるようになっている。
【００１５】割込み信号発生回路６は、ＣＰＵ１から供
給される書込要求信号１２、メモリ書込保護レジスタ３
から供給される第１のマスク信号１３ａ、第２のマスク
信号１３ｂ、およびメモリバンク選択回路４から供給さ
れる第１のバンク選択制御信号１４ａ、第２のバンク選
択制御信号１４ｂを受けて、書込保護レジスタ３により
書き込みが禁止されたバンクに対して書き込みが要求さ
れていないかどうかを判断し、その場合にはＣＰＵ１に
対して割込み信号１６を供給してその旨を知らせるよう
になっている。
給される書込要求信号１２、メモリ書込保護レジスタ３
から供給される第１のマスク信号１３ａ、第２のマスク
信号１３ｂ、およびメモリバンク選択回路４から供給さ
れる第１のバンク選択制御信号１４ａ、第２のバンク選
択制御信号１４ｂを受けて、書込保護レジスタ３により
書き込みが禁止されたバンクに対して書き込みが要求さ
れていないかどうかを判断し、その場合にはＣＰＵ１に
対して割込み信号１６を供給してその旨を知らせるよう
になっている。
【００１６】なお、ＣＰＵ１にはＲＯＭ（リード・オン
リ・メモリ）７が接続されている。ＲＯＭ７には、ＣＰ
Ｕ１のデータ書込み動作を制御するためのプログラムが
格納されており、ＣＰＵ１はこのプログラムに基づいて
メモリ２への書込み動作を行うようになっている。
リ・メモリ）７が接続されている。ＲＯＭ７には、ＣＰ
Ｕ１のデータ書込み動作を制御するためのプログラムが
格納されており、ＣＰＵ１はこのプログラムに基づいて
メモリ２への書込み動作を行うようになっている。
【００１７】次に、本実施例の書込み装置の動作につい
て説明する。ここでは、第１のバンク２ａを書込禁止バ
ンクとして設定し、第２のバンク２ｂ側にのみデータを
書き込む場合の動作について説明する。
て説明する。ここでは、第１のバンク２ａを書込禁止バ
ンクとして設定し、第２のバンク２ｂ側にのみデータを
書き込む場合の動作について説明する。
【００１８】ＣＰＵ１は、メモリ書込保護レジスタ３の
第１のビット３ａをオンにし、第１のバンク２ａを書込
禁止バンクに設定する。一方、第２のビット３ａをオフ
とすることにより第２のバンク２ｂを書込許可バンクに
設定する。これにより第１のマスク信号１３ａがオン、
第２のマスク信号１３ｂがオフとなり、それぞれマスク
回路５および割込み信号発生回路６へ供給される。
第１のビット３ａをオンにし、第１のバンク２ａを書込
禁止バンクに設定する。一方、第２のビット３ａをオフ
とすることにより第２のバンク２ｂを書込許可バンクに
設定する。これにより第１のマスク信号１３ａがオン、
第２のマスク信号１３ｂがオフとなり、それぞれマスク
回路５および割込み信号発生回路６へ供給される。
【００１９】ここで、ＲＯＭ７に格納されたプログラム
の誤動作等により第１のバンク２ａに対して書込要求が
発生した場合、ＣＰＵ１から出力される書込要求信号１
２、およびメモリバンク選択回路４から出力される第１
のバンク選択制御信号１４ａそれぞれがオンになる。オ
ンした書込要求信号１２および第１のバンク選択制御信
号１４ａはそれぞれマスク回路５および割込み信号発生
回路６へ供給される。マスク回路５では、第１のマスク
信号１３ａがオン状態であるため、第１のバンク選択制
御信号１４ａがマスクされ、そのため第１のバンク選択
信号１５ａはオフとなる。その結果、第１のバンク２ａ
では、オン状態の書込要求信号１２が供給されるにもか
かわらず、書込許可バンクとして選択されることはな
い。
の誤動作等により第１のバンク２ａに対して書込要求が
発生した場合、ＣＰＵ１から出力される書込要求信号１
２、およびメモリバンク選択回路４から出力される第１
のバンク選択制御信号１４ａそれぞれがオンになる。オ
ンした書込要求信号１２および第１のバンク選択制御信
号１４ａはそれぞれマスク回路５および割込み信号発生
回路６へ供給される。マスク回路５では、第１のマスク
信号１３ａがオン状態であるため、第１のバンク選択制
御信号１４ａがマスクされ、そのため第１のバンク選択
信号１５ａはオフとなる。その結果、第１のバンク２ａ
では、オン状態の書込要求信号１２が供給されるにもか
かわらず、書込許可バンクとして選択されることはな
い。
【００２０】一方、割り込み信号発生回路６では、オン
状態の書込要求信号１２および第１のバンク選択制御信
号１４ａが入力されるが、オン状態の第１のマスク信号
１３ａが入力されるため、ＣＰＵ１へ供給する割込み信
号１６をオン状態とする。これによりＣＰＵ１はその処
理動作を中断され、書込禁止バンクである第１のバンク
２ａに書込み要求がなされたことを知る。
状態の書込要求信号１２および第１のバンク選択制御信
号１４ａが入力されるが、オン状態の第１のマスク信号
１３ａが入力されるため、ＣＰＵ１へ供給する割込み信
号１６をオン状態とする。これによりＣＰＵ１はその処
理動作を中断され、書込禁止バンクである第１のバンク
２ａに書込み要求がなされたことを知る。
【００２１】このように本実施例の書込み装置では、書
込禁止状態の第１のバンク２ａに書込要求が発生した場
合にも、自動的に書き込みを禁止することができるとと
もに、ＣＰＵ１に対してその旨を知らせることができ
る。
込禁止状態の第１のバンク２ａに書込要求が発生した場
合にも、自動的に書き込みを禁止することができるとと
もに、ＣＰＵ１に対してその旨を知らせることができ
る。
【００２２】なお、上記実施例においては、第１のバン
ク２ａに対して書き込みを禁止する場合についてその動
作を説明したが、第２のバンク２ｂへの書き込みを禁止
する場合においても動作は同様であるので、その説明は
省略する。
ク２ａに対して書き込みを禁止する場合についてその動
作を説明したが、第２のバンク２ｂへの書き込みを禁止
する場合においても動作は同様であるので、その説明は
省略する。
【００２３】
【発明の効果】以上説明したように請求項１記載の書込
み装置によれば、複数のバンクに分割されたメモリと、
このメモリに対して所定のプログラムに基づきデータの
書込要求を出力するとともにデータの書き込みを実行す
る書込み手段と、前記メモリの各バンクそれぞれに対応
してデータの書込み許可または書込み禁止の条件が設定
されたレジスタと、前記メモリに対する書込要求が発生
したときに、前記レジスタに設定された書込み許可また
は書込み禁止の条件に応じて各バンクに対する書き込み
を許可または禁止する書込み制御手段と、前記レジスタ
において書込み禁止に設定されたバンクに対して書込要
求が発生したときに、前記書込み手段へ割込み信号を出
力し、その旨を伝える割込み信号発生手段とを備えるよ
うにしたので、前記レジスタに書込禁止状態を設定する
のみで、特定のバンクに対するデータの書き込みを禁止
することができ、簡単な回路構成で書き込みの制御を行
うことができる。
み装置によれば、複数のバンクに分割されたメモリと、
このメモリに対して所定のプログラムに基づきデータの
書込要求を出力するとともにデータの書き込みを実行す
る書込み手段と、前記メモリの各バンクそれぞれに対応
してデータの書込み許可または書込み禁止の条件が設定
されたレジスタと、前記メモリに対する書込要求が発生
したときに、前記レジスタに設定された書込み許可また
は書込み禁止の条件に応じて各バンクに対する書き込み
を許可または禁止する書込み制御手段と、前記レジスタ
において書込み禁止に設定されたバンクに対して書込要
求が発生したときに、前記書込み手段へ割込み信号を出
力し、その旨を伝える割込み信号発生手段とを備えるよ
うにしたので、前記レジスタに書込禁止状態を設定する
のみで、特定のバンクに対するデータの書き込みを禁止
することができ、簡単な回路構成で書き込みの制御を行
うことができる。
【００２４】また、誤って書込禁止状態にあるバンクに
書込要求が発生した場合でも、そのバンクへの書き込み
を阻止することができるとともに、割込み信号発生手段
から書込み手段に対して割込み信号が供給され、その旨
が知らされるという効果がある。
書込要求が発生した場合でも、そのバンクへの書き込み
を阻止することができるとともに、割込み信号発生手段
から書込み手段に対して割込み信号が供給され、その旨
が知らされるという効果がある。
【図１】本発明の一実施例に係わる書込み装置の回路構
成を表すブロック図である。
成を表すブロック図である。
【符号の説明】 １ ＣＰＵ（中央処理装置） ２ メモリ ２ａ 第１のバンク ２ｂ 第２のバンク ３ メモリ書込保護レジスタ ４ メモリバンク選択回路 ６ 割込み信号発生回路 ７ ＲＯＭ（リード・オンリ・メモリ）
Claims (1)
- 【請求項１】 複数のバンクに分割されたメモリと、 このメモリに対して所定のプログラムに基づきデータの
書込要求を出力するとともにデータの書き込みを実行す
る書込み手段と、 前記メモリの各バンクそれぞれに対応してデータの書込
み許可または書込み禁止の条件が設定されたレジスタ
と、 前記メモリに対する書込要求が発生したときに、前記レ
ジスタに設定された書込み許可または書込み禁止の条件
に応じて各バンクに対する書き込みを許可または禁止す
る書込み制御手段と、 前記レジスタにおいて書込み禁止に設定されたバンクに
対して書込要求が発生したときに、前記書込み手段へ割
込み信号を出力し、その旨を伝える割込み信号発生手段
とを備えたことを特徴とする書込み装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3337154A JPH05173886A (ja) | 1991-12-19 | 1991-12-19 | 書込み装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3337154A JPH05173886A (ja) | 1991-12-19 | 1991-12-19 | 書込み装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05173886A true JPH05173886A (ja) | 1993-07-13 |
Family
ID=18305953
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3337154A Pending JPH05173886A (ja) | 1991-12-19 | 1991-12-19 | 書込み装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05173886A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5881002A (en) * | 1997-09-29 | 1999-03-09 | Mitsubishi Denki Kabushiki Kaisha | Nonvolatile memory control circuit |
| GB2422695A (en) * | 2005-01-27 | 2006-08-02 | Toshiba Kk | Protecting an area of memory against rewriting |
-
1991
- 1991-12-19 JP JP3337154A patent/JPH05173886A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5881002A (en) * | 1997-09-29 | 1999-03-09 | Mitsubishi Denki Kabushiki Kaisha | Nonvolatile memory control circuit |
| GB2422695A (en) * | 2005-01-27 | 2006-08-02 | Toshiba Kk | Protecting an area of memory against rewriting |
| GB2422695B (en) * | 2005-01-27 | 2007-04-18 | Toshiba Kk | Control apparatus for protecting an area of memory against rewriting |
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