JPH0535601A

JPH0535601A - メモリプロテクト方式

Info

Publication number: JPH0535601A
Application number: JP3212958A
Authority: JP
Inventors: Fumiyoshi Kawase; 瀬史義川
Original assignee: Fuji Xerox Co Ltd
Current assignee: Fujifilm Business Innovation Corp
Priority date: 1991-07-30
Filing date: 1991-07-30
Publication date: 1993-02-12

Abstract

(57)【要約】【目的】メモリの任意の複数の領域を、簡単な回路で
書き込み禁止にすること。【構成】部分的に書き込み禁止の指定をしたいメモリ
を、任意の複数個の領域に区分する。例えば、最も小さ
い単位に区分しようとすれば、アドレス単位に区分す
る。或るまとまった数のアドレスを１つのブロックとし
て、ブロック単位に区分してもよい。そして、区分した
各領域につき、その領域を書き込み禁止にするか否か
を、予め指定しておく。或るアドレスに書き込みをしよ
うとする時には、該アドレスが書き込み禁止に指定され
ている領域に属しているか否かを照合し、もし属してい
れば、該アドレスへの書き込みを不能とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、メモリの一部領域を書
き込み禁止にするメモリプロテクト方式に関するもので
ある。

【０００２】

【従来の技術】メモリの特定のプログラム領域が、他の
プログラムよって書き換えられないようにするために、
その領域を書き込み禁止にすることが行われている。従
来のメモリプロテクト方式としては、例えば、メモリチ
ップ単位で書き込み禁止にする方式がある。これは、メ
モリが複数個のチップから成り立っている場合、或る特
定のチップ全体を書き込み禁止扱いとしてしまうという
ものである。

【０００３】しかし、チップ単位で書き込み禁止にする
と、結果として必要以上に広い領域を書き込み禁止とし
てしまうことになる場合が多く、メモリの利用率が悪
い。そこで、書き込み禁止をチップ単位という大きい単
位ではなく、もっと小さい領域でするようにして、メモ
リの利用率を高める提案がなされている（特開平２−59
842 号公報）。

【０００４】

【発明が解決しようとする課題】しかしながら、前記し
た特開平２−59842 号公報の技術では、単一の領域を書
き込み禁止にするには適しているが、複数の領域を書き
込み禁止にするには、構成が複雑になるなどして、あま
り適していないという問題点があった。本発明は、この
ような問題点に鑑み、簡単な回路で、メモリの任意の複
数の領域を書き込み禁止にすることを課題とするもので
ある。

【０００５】

【課題を解決するための手段】前記課題を解決するた
め、本発明のメモリプロテクト方式では、複数個のブロ
ックに区分されたメモリと、アドレス信号がどのブロッ
クのアドレスを指すかを判別するブロックデコード部
と、どのブロックを書き込み禁止とするかを指定するブ
ロックプロテクト指定部と、メモリへの書き込み信号が
出された時、該書き込み信号と前記ブロックデコード部
および前記ブロックプロテクト指定部からの信号を基
に、アドレスが書き込み禁止指定されているブロックに
属する場合には該ブロックへの書き込みを不能にする手
段とを具えることとした。

【０００６】また、メモリのどのアドレスを書き込み禁
止とするかを指定するアドレスプロテクト指定部と、メ
モリへの書き込み信号が出された時、該書き込み信号と
前記アドレスプロテクト指定部からの信号を基に、アド
レスが書き込み禁止指定されているアドレスである場合
には該アドレスへの書き込みを不能にする手段とを具え
るものとしてもよい。

【０００７】更に、複数個のブロックに区分されたメモ
リと、どのブロックを書き込み禁止とするかを指定する
ブロックプロテクト指定部と、該ブロックプロテクト指
定部により書き込み禁止指定されたブロック以外の領域
の任意のアドレスを書き込み禁止指定するアドレスプロ
テクト指定部と、メモリへのアドレス信号がブロックプ
ロテクト指定部で書き込み禁止指定しているブロックに
属するアドレスを指示しているか否かを判定するブロッ
ク判定部と、メモリへの書き込み信号が出された時、該
書き込み信号と前記アドレスプロテクト指定部および前
記ブロック判定部からの信号を基に、アドレスが書き込
み禁止指定されているアドレスである場合には該アドレ
スへの書き込みを不能にする手段とを具えるものとする
ことも出来る。

【０００８】

【作用】部分的に書き込み禁止の指定をしたいメモ
リを、任意の複数個の領域に区分する。例えば、最も小
さい単位に区分しようとすれば、アドレス単位に区分す
る。或るまとまった数のアドレスを１つのブロックとし
て、ブロック単位に区分してもよい。そして、区分した
各領域につき、その領域を書き込み禁止にするか否か
を、予め指定しておく。

【０００９】或るアドレスに書き込みをしようとする時
には、該アドレスが書き込み禁止に指定されている領域
に属しているか否かを照合し、もし属していれば、該ア
ドレスへの書き込みを不能とする。

【００１０】

【実施例】

（第１の実施例）以下、本発明の実施例を図面に基づい
て詳細に説明する。図１は、本発明の第１の実施例を示
す図である。図１において、１はＣＰＵ（中央演算処理
装置）、２はアドレスバス、３は読み出し・書き込み信
号線、４Ａ，４ＢはＲＡＭチップ、５はアドレスデコー
ド部、６はブロックデコード部、７Ａ，７Ｂはブロック
プロテクト指定部、８Ａ，８Ｂはチップセレクト制御
部、９１，９２，９ＮはＡＮＤ回路、１０はＮＯＲ回
路、１１はＯＲ回路、１２はＮＡＮＤ回路である。

【００１１】この例では、メモリはＲＡＭチップ４Ａ，
４Ｂの２つから構成されている。ＲＡＭチップ４Ａ，４
Ｂは、それぞれその中を幾つかのブロックに区分してお
き、そのブロック単位で書き込み禁止をする。

【００１２】図２は、第１の実施例でのＲＡＭチップ内
の状況を示す図である。図２ではＲＡＭチップ４Ａのみ
を示しているが、ＲＡＭチップ４Ｂも同様である。図２
（イ）は或る時の状況を示し、図２（ロ）は別の或る時
の状況を示す。ＲＡＭチップ４Ａを、複数個のブロック
に区分しておき（図２では、Ｎ個のブロックに区分され
ている）、そのブロック単位で書き込み禁止にしたりし
なかったりする。ドットが付してあるブロックが、書き
込み禁止にされているブロックである。

【００１３】図１に戻るが、アドレスデコード部５は、
ＣＰＵ１より発されたアドレス信号をデコードして、ア
ドレスがどのＲＡＭチップに属するものなのかを判別す
る。もし、ＲＡＭチップ４Ａに属する場合であれば、チ
ップセレクト制御部８Ａに送られる信号が、例えば「ハ
イ（high) 」とされる。

【００１４】ブロックデコード部６は、ＣＰＵ１より発
されたアドレス信号をデコードして、そのアドレスがＲ
ＡＭチップのどのブロックに属するかを判別する。仮に
ブロック２に属する場合であったとすれば、ブロックデ
コード部６の出力端子２からは「ハイ」が出力され、他
の出力端子からは「ロー（low)」が出力される。アドレ
スデコード部５とブロックデコード部６の出力により、
ＣＰＵ１から発されたアドレス信号のアドレスが、どの
ＲＡＭチップのどのブロックに属するかを割り出す。

【００１５】ブロックプロテクト指定部７Ａは、ＲＡＭ
チップ４Ａのどのブロックを書き込み禁止にするかを指
定するためのものであり、ブロックプロテクト指定部７
Ｂは、ＲＡＭチップ４Ｂのどのブロックを書き込み禁止
にするかを指定するためのものである。これらは、ＲＡ
Ｍチップ４Ａ，４Ｂの各ブロックに対応して、そのブロ
ックを書き込み禁止にするか否かの信号を出力するよう
にされている。例えば、ＲＡＭチップ４Ａのブロック２
を書き込み禁止に指定したい時には、ブロックプロテク
ト指定部７Ａの出力端子２から「ハイ」の信号が出力さ
れる。

【００１６】チップセレクト制御部８ＡはＲＡＭチップ
４Ａに対応して設けられ、チップセレクト制御部８Ｂは
ＲＡＭチップ４Ｂに対応して設けられたものであるが、
これらは、ＣＰＵ１から発せられたアドレス信号で指示
されるアドレスが、書き込み禁止に指定されているブロ
ックに属しているか否かを先ず判定する。そして、もし
属していれば、対応するＲＡＭチップへチップセレクト
信号を送らない。もし属していなければ（つまり、書き
込み禁止に指定されていなければ）、送る。

【００１７】チップセレクト信号が送られれば、ＣＰＵ
１は、そのＲＡＭチップに対し、アドレスバス２を通し
て送られるアドレス信号で指示されるアドレスにアクセ
スし、図示しないデータバスからのデータを書き込むこ
とが出来る。

【００１８】チップセレクト制御部８Ｂの内部構成は、
チップセレクト制御部８Ａのそれと同様でよい。チップ
セレクト制御部８ＡのＡＮＤ回路９１〜９Ｎは、ブロッ
クデコード部６からとブロックプロテクト指定部７Ａか
らの対応する出力を受ける。例えば、ＡＮＤ回路９１
は、ブロックデコード部６の出力端子１からの出力と、
ブロックプロテクト指定部７Ａの出力端子１からの出力
とを受けている。従って、これらは、ＲＡＭチップのブ
ロック数だけ設けられる。

【００１９】ＮＯＲ回路１０には、ＡＮＤ回路９１〜９
Ｎの出力が入力される。ＯＲ回路１１には、ＣＰＵ１か
ら読み出し・書き込み信号線３を経て送られて来た読み
出し・書き込み信号と、ＮＯＲ回路１０の出力とが入力
される。そして、ＮＡＮＤ回路１２には、アドレスデコ
ード部５の出力の内のＲＡＭチップ４Ａに対応した出力
と、ＯＲ回路１１の出力とが入力される。

【００２０】次に、ＲＡＭチップ４Ａのブロック２が、
図２（イ）のように予め書き込み禁止に指定されている
場合を例にとって、書き込み禁止の具体的動作について
説明する。なお、ＲＡＭチップ４Ａのブロック２を書き
込み禁止に指定するには、ブロックプロテクト指定部７
Ａの出力端子２から「ハイ」が出るように、ブロックプ
ロテクト指定部７Ａを予め設定しておく。

【００２１】今、ＣＰＵ１よりアドレスバス２を経て、
ＲＡＭチップ４Ａのブロック２に属するアドレスを指示
する信号が出され、そのアドレスに或るデータを書き込
むべく、読み出し・書き込み信号線３を経て書き込み信
号が出されたとする。アドレスデコード部５では、ＲＡ
Ｍチップ４Ａに対応する出力端子から「ハイ」が出さ
れ、ＮＡＮＤ回路１２の一方の入力端子に送られる。

【００２２】ブロックデコード部６の、ブロック２に対
応した出力端子２からも「ハイ」が出される。ＲＡＭチ
ップ４Ａのブロック２を書き込み禁止に指定しているか
ら、ブロックプロテクト指定部７Ａの出力端子２から
は、「ハイ」が出される。従って、ＡＮＤ回路９２の２
つの入力は、共に「ハイ」となるから、その出力は「ハ
イ」となり、ＮＯＲ回路１０の出力を「ロー」にする。

【００２３】ＯＲ回路１１の入力は、書き込み信号の
「ロー」と、ＮＯＲ回路１０からの「ロー」であるから
出力は「ロー」となる。その結果、ＮＡＮＤ回路１２の
入力は、アドレスデコード部５からの「ハイ」とＯＲ回
路１１からの「ロー」となり、出力は「ハイ」となる。
ＮＡＮＤ回路１２の出力が「ハイ」となった場合には、
ＲＡＭチップ４Ａはチップセレクトされず、これに書き
込みをすることは出来ない。結局、ブロック２は首尾よ
く書き込みから免れたことになる。

【００２４】ＲＡＭチップ４Ａの書き込み禁止のブロッ
クを、図２（ロ）のようにブロック１とブロック３に変
更したい時には、ブロックプロテクト指定部７Ａの設定
を変更して、その出力端子１と３から「ハイ」の出力が
出るようにすればよい。即ち、任意の複数のブロック
を、簡単に書き込み禁止にすることが出来る。なお、ブ
ロックを細かく区分したものにすれば、細かい単位で書
き込み禁止にすることが出来る。

【００２５】（第２の実施例）図３は、本発明の第２の
実施例を示す図である。符号は図１のものに対応し、７
Ｃはアドレスプロテクト指定部、８はチップセレクト制
御部、１３，１４Ａ，１４ＢはＮＡＮＤ回路である。ア
ドレスプロテクト指定部７Ｃには、ＲＡＭチップ４Ａ，
４Ｂの容量以上の容量のメモリ（例、ＲＡＭ）を使用す
る。アドレスデコード部５は、第１実施例と同様に、Ｃ
ＰＵ１から出されたアドレス信号で指示されるアドレス
が、どのＲＡＭチップに属するかを判定する。

【００２６】この実施例では、書き込み禁止を、ＲＡＭ
チップ４Ａ，４Ｂのアドレス単位で行う。図５は、第２
の実施例でのＲＡＭチップ内の状況を示す図であり、ド
ットを付したアドレス１８が、書き込み禁止に指定した
アドレスを示している。

【００２７】書き込み禁止の指定は、アドレスプロテク
ト指定部７Ｃで行う。アドレスプロテクト指定部７Ｃに
は、ＲＡＭチップ４Ａ，４Ｂの各アドレスに対応した記
憶素子を用意しておき、そこにそのアドレスを書き込み
禁止とするか否かの信号値を、予め書き込んでおく。例
えば、書き込み禁止とする場合には、「ハイ」の値を書
き込んでおく。

【００２８】チップセレクト制御部８は、ＣＰＵ１から
ＲＡＭチップ４Ａ，４Ｂの或るアドレスに対し、読み出
しまたは書き込みを行おうとする場合に、そのアドレス
が属するＲＡＭチップを選択する。

【００２９】次に、ＣＰＵ１より、ＲＡＭチップ４Ａで
書き込み禁止に指定されているアドレス（１８）を指示
するアドレス信号と、書き込み信号（ロー）が出された
場合の動作について説明する。アドレスデコード部５
は、アドレス信号をデコードしてＲＡＭチップ４Ａに属
するアドレスと判定し、ＮＡＮＤ回路１４Ａに「ハイ」
を出力する。アドレスプロテクト指定部７Ｃは、アドレ
ス信号により指定される位置の記憶素子に書かれている
データ（この場合は書き込み禁止となっているアドレス
に対応するデータであるから、そのデータは「ハイ」と
なっている筈）を、出力する。

【００３０】ＮＡＮＤ回路１３には、読み出し・書き込
み信号線３からの書き込み信号の「ロー」（但し、これ
は反転されて「ハイ」として入力される）と、アドレス
プロテクト指定部７Ｃからの「ハイ」が入力され、「ロ
ー」が出力される。ＮＡＮＤ回路１４Ａには、アドレス
デコード部５からの「ハイ」とＮＡＮＤ回路１３からの
「ロー」が入力され、「ハイ」が出力される。従って、
ＲＡＭチップ４Ａは、チップセレクトされず、アドレス
バス２を経てＲＡＭチップ４Ａに送られて来たアドレス
信号は、目的のアドレスにアクセスすることが出来な
い。かくして、該アドレスへの書き込みは、首尾よく禁
止される。

【００３１】この第２の実施例でも、アドレスプロテク
ト指定部７Ｃにおいて、任意の複数のアドレスに対して
書き込み禁止の値を設定することにより、任意の複数の
領域を書き込み禁止にすることが出来る。この実施例に
おける構成も、比較的簡単なものとなる。

【００３２】（第３の実施例）図４は、本発明の第３の
実施例を示す図である。符号は、図１，図３のものに対
応し、７Ｄはブロックプロテクト指定部、１５はブロッ
ク判定部、１６はＡＮＤ回路、１７はＮＯＲ回路であ
る。

【００３３】この実施例は、書き込み禁止領域を、ブロ
ック単位でも指定することが出来るし、アドレス単位で
指定することも出来るようにしたものである。図３の第
２の実施例では、アドレス単位できめ細かく指定するこ
とが出来るから、メモリを最も利用率よく使用すること
が出来る。しかし、アドレスプロテクト指定部７Ｃとし
て、大きな容量のメモリを必要とするという難点があ
る。そこで、利用率を多少犠牲にして、アドレスプロテ
クト指定部７Ｃの容量を少なくて済むようにしたのが、
第３の実施例である。

【００３４】図６は、第３の実施例でのＲＡＭチップ内
の状況を示す図である。ＲＡＭチップ内を、複数のブロ
ックに区分し、どのブロックを書き込み禁止にするか
を、図４のブロックプロテクト指定部７Ｄで指定する。
図６において、ドットを付してあるブロック１９は、書
き込み禁止に指定されたブロックを示している。１８
は、図５と同様、アドレスプロテクト指定部７Ｃによっ
て書き込み禁止に指定されたアドレスである。

【００３５】アドレスプロテクト指定部７Ｃで指定する
のは、ブロックプロテクト指定部７Ｄで指定されたブロ
ックを除いた領域に存在するアドレスに対してであるの
で、第２の実施例の場合に比べて、少ない容量で済む。

【００３６】次に、ＣＰＵ１から、ＲＡＭチップ４Ａの
書き込み禁止ブロック１９に属するアドレスを指示する
アドレス信号が出されると共に、書き込み信号（ロー）
が出された場合の動作について説明する。アドレスデコ
ード部５からは、ＲＡＭチップ４Ａに対応する出力が
「ハイ」となり、ＮＡＮＤ回路１４Ａの一方の入力端子
に入力される。

【００３７】今出されているアドレス信号は、書き込み
禁止に指定しているアドレス（１８）を指示するもので
はないから、アドレスプロテクト指定部７Ｃからは「ロ
ー」が出力される。従って、ＡＮＤ回路１６には、読み
出し・書き込み信号線３からの書き込み信号「ロー」
（これは反転され「ハイ」が入力される）と、アドレス
プロテクト指定部７Ｃからの「ロー」とが入力され、
「ロー」が出力される。

【００３８】ブロック判定部１５では、ＣＰＵ１から出
されているアドレス信号をブロックプロテクト指定部７
Ｄからの信号と比較して、書き込み禁止ブロック１９に
属するアドレスか否かを判定する。属している時には
「ハイ」が出力され、属していない時には「ロー」が出
力される。今説明している例では属しているから、「ハ
イ」が出力される。そのため、ＮＯＲ回路１７には「ロ
ー」と「ハイ」が入力され、「ロー」が出力される。

【００３９】すると、ＮＡＮＤ回路１４Ａにはアドレス
デコード部５からの「ハイ」と、ＮＯＲ回路１７からの
「ロー」が入力され、「ハイ」が出力される。これがＲ
ＡＭチップ４Ａのチップセレクト端子に入力されるが、
「ハイ」だとチップセレクトされない。従って、今ＣＰ
Ｕ１より出されたアドレス信号のアドレスには、書き込
みは行われない。かくして、書き込み禁止が達成され
る。

【００４０】なお、第１〜第３の実施例では、メモリを
２個のチップから構成されるものとしたので、ＣＰＵ１
から出されたアドレス信号がどのチップに属するアドレ
スかを判別するアドレスデコード部が設けられ、また、
チップセレクト制御部も２つのチップを選択する機能を
有するものが設けられている。しかし、メモリが単一の
チップで構成されている場合には、アドレスデコード部
５は不用であるし、チップセレクト制御部も単一のチッ
プを採用するか否かの機能を有するものでよい。

【００４１】

【発明の効果】以上述べた如く、本発明のメモリプロテ
クト方式によれば、メモリを複数個の領域に区分し、各
領域につき個別に書き込み禁止とするか否かを指定し
て、メモリプロテクトを行うので、任意の複数の領域を
書き込み禁止とすることが出来る。そして、それを実現
するための回路構成は、比較的簡単なもので済む。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す図

【図２】第１の実施例でのＲＡＭチップ内の状況を示
す図

【図３】本発明の第２の実施例を示す図

【図４】本発明の第３の実施例を示す図

【図５】第２の実施例でのＲＡＭチップ内の状況を示
す図

【図６】第３の実施例でのＲＡＭチップ内の状況を示
す図

【符号の説明】

１…ＣＰＵ、２…アドレスバス、３…読み出し・書き込
み信号線、４Ａ，４Ｂ…ＲＡＭチップ、５…アドレスデ
コード部、６…ブロックデコード部、７Ａ，７Ｂ，７Ｄ
…ブロックプロテクト指定部、７Ｃ…アドレスプロテク
ト指定部、８，８Ａ，８Ｂ…チップセレクト制御部、９
１，９２，９Ｎ…ＡＮＤ回路、１０…ＮＯＲ回路、１１
…ＯＲ回路、１２，１３，１４Ａ，１４Ｂ…ＮＡＮＤ回
路、１５…ブロック判定部、１６…ＡＮＤ回路、１７…
ＮＯＲ回路、１８…書き込み禁止アドレス、１９…書き
込み禁止ブロック

Claims

【特許請求の範囲】

【請求項１】複数個のブロックに区分されたメモリ
と、アドレス信号がどのブロックのアドレスを指すかを
判別するブロックデコード部と、どのブロックを書き込
み禁止とするかを指定するブロックプロテクト指定部
と、メモリへの書き込み信号が出された時、該書き込み
信号と前記ブロックデコード部および前記ブロックプロ
テクト指定部からの信号を基に、アドレスが書き込み禁
止指定されているブロックに属する場合には該ブロック
への書き込みを不能にする手段とを具えたことを特徴と
するメモリプロテクト方式。
【請求項２】メモリのどのアドレスを書き込み禁止と
するかを指定するアドレスプロテクト指定部と、メモリ
への書き込み信号が出された時、該書き込み信号と前記
アドレスプロテクト指定部からの信号を基に、アドレス
が書き込み禁止指定されているアドレスである場合には
該アドレスへの書き込みを不能にする手段とを具えたこ
とを特徴とするメモリプロテクト方式。
【請求項３】複数個のブロックに区分されたメモリ
と、どのブロックを書き込み禁止とするかを指定するブ
ロックプロテクト指定部と、該ブロックプロテクト指定
部により書き込み禁止指定されたブロック以外の領域の
任意のアドレスを書き込み禁止指定するアドレスプロテ
クト指定部と、メモリへのアドレス信号がブロックプロ
テクト指定部で書き込み禁止指定しているブロックに属
するアドレスを指示しているか否かを判定するブロック
判定部と、メモリへの書き込み信号が出された時、該書
き込み信号と前記アドレスプロテクト指定部および前記
ブロック判定部からの信号を基に、アドレスが書き込み
禁止指定されているアドレスである場合には該アドレス
への書き込みを不能にする手段とを具えたことを特徴と
するメモリプロテクト方式。