JP2613602B2 - プログラマブル制御装置 - Google Patents

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、一連の命令群を順次実行して外部装置を制
御するプログラマブル制御装置に関するものである。

［背景技術］ プログラム記憶用のメモリとしてRAM及びROMの一方を
選択可能とする機能を有するプログラマブル制御装置
は、例えば、第４図に示すように、別々のアドレス領
域、0H〜FFFH及び1000H〜1FFFHにRAM及びROMが配置され
ている。選択されたRAM及びROMの内、一方のメモリに
は、プログラム容量が500Hであれば、プログラム領域
は、RAMなら0H〜4FFH、ROMなら1000H〜14FFHに設けられ
る。ところで、プログラム領域が変更されれば、ROM及
びRAMではプログラム領域の絶対アドレスが異なるため
に、プログラム領域内の絶対アドレスを変数として実行
する命令群に関しては、RAM及びROMの変更に応じて上記
変数値修正のための処理を行なわなければならないな
ど、プログラムに余計な処理が必要となるものであっ
た。また、RAM内のプログラム領域への書き込みを禁止
する機能を設ける場合、従来は、所定の単位、例えば、
100Hに分割されたRAMの各記憶領域に対してプロテクト
の要否に対応する複数のスイッチを設け、各スイッチの
操作により各領域を書き込みから保護するようにしてい
た。即ち、第５図に示すように、100H単位の記憶領域毎
に夫々のスイッチSW1,SW2,SW3を操作して指定する構成
のために、プログラム容量の変化に柔軟に対応すること
ができないという問題があった。

［発明の目的］ 本発明は上述の問題点に鑑みて為されたものであり、
プログラムメモリのRAM及びROMとの間の選択で生じるプ
ログラムの負担処理を軽減したプログラマブル制御装置
を提供することを目的とする。

［発明の開示］ 本発明のプログラマブル制御装置は、プログラムされ
たシーケンス命令群によって順次実行して外部機器を制
御するプログラマブル制御装置に於いて、プログラムメ
モリとして上記プログラムを記憶する少なくとも先頭ア
ドレスが同一のアドレスのRAMかROMを使用してプログラ
ム領域を設定するための容量設定回路と、プログラムメ
モリとして使用する上記RAM及びRAMのうち一方のメモリ
に応じて選択信号を出力するメモリ選択回路と、アドレ
スデータと上記プログラム領域との比較によりアドレス
データが上記プログラム領域内か否かを判定するアドレ
ス判定回路と、メモリ選択回路の選択信号及びアドレス
判定回路の判定結果とによりプログラム領域内であれば
選択したプログラムメモリへチップセレクト信号を出力
するメモリ切換回路とで構成されたものであり、RAM及
びROMとの間のプログラムメモリの切り換えで生じるプ
ログラムの負担処理を軽減することができるものであ
る。

実施例 本実施例のプログラマブル制御装置は、第１図及び第
２図に示すように、RAM2及びROM3と、アドレスバスAB及
びデータバスDBを介して各回路に接続したCPU1とを備え
た従来の構成に加えて、アドレスバスAB上のアドレスデ
ータがRAM2及びROM3のアドレス領域であるか否かに応じ
てチップセレクト信号▲▼を出力するアドレスデコ
ーダ６と、プログラム容量に応じたプログラム領域の上
限アドレスを記憶する容量設定回路としてのラッチ８
と、プログラムメモリをRAM2及びROM3との内一方に選択
し対応する選択信号を出力するメモリ選択回路９と、ア
ドレスバスAB上のアドレスデータと上記上限アドレスと
の比較によりアドレスデータがプログラム領域内か否か
を判定して判定信号を出力するアドレス判定回路７と、
アドレスデコーダ６のチップセレクト信号▲▼とメ
モリ選択回路９の選択信号とアドレス判定回路７の判定
信号とによりチップセレクト信号▲▼をRAM2及びRO
M3のうちいずれかに出力するメモリ切換回路４と、RAM2
のプログラム領域の書き込み禁止を行なうか否かに応じ
てプロテクト信号を出力するプロテクト選択回路10と、
アドレス判定回路７の判定信号とプロテクト選択回路10
のプロテクト信号とを参照してRAM2に設定されたプログ
ラム領域への書き込みを禁止するプロテクト回路５とで
構成される。

ラッチ８は、プログラム領域の上限アドレスをワーク
メモリなどを介して保持するようになっており、設定す
るプログラム容量が500Hとするならば、アドレスの上位
第８乃至第11ビットに対応する３桁目の16進数５、即
ち、二進数0101をラッチの各ビットに保持するものであ
る。アドレス判定回路７は、アドレスバスABのアドレス
データの第８乃至第11ビットと上限アドレスとを比較
し、アドレスデータが上限アドレスを下回るか否かに応
じて、ＬレベルもしくはＨレベルの判定信号を出力す
る。メモリ選択回路９は、RAM2及びROM3のいずれかを選
択スイッチのオン・オフ操作で選択する回路やワークの
フラグをラッチする回路などにより保持し、RAM2であれ
ばＨレベル、ROM3であればＬレベルの選択信号を出力す
るものである。また、メモリ選択回路９は、ROM3内に予
め記憶されたチェックコードによりROM3を選択する選択
信号を出力する構成とし、ROM3が装着された場合には、
ROM3を優先して選択する構成としてもよい。プロテクト
選択回路10は、メモリ選択回路９と同様の構成により、
RAM2にプログラムメモリとしてのプログラム領域が設定
されている場合、プログラム領域書き込みの禁止を行な
うか否かに応じてＬレベルもしくはＨレベルをラッチで
保持してプロテクト信号を出力するものである。

メモリ切換回路４は、第２図に示したように、２入力
ORである２つのゲートG1,G2,G3及びインバータＩとから
構成されており、アドレス判定回路７の判定信号及びメ
モリ選択回路９の選択信号がゲートG1に入力され非反転
及び反転出力が夫々ゲートG2,G3の一方の入力となる。
ゲートG2,G3は、アドレスデコーダ６のチップセレクト
信号▲▼を入力とし、夫々の出力がRAM2及びROM3の
チップセレクト端子▲▼，▲▼に入力され
ている。プロテクト回路５は、２入力NORであるゲートG
4及び２入力ORであるゲートG5から構成されている。ア
ドレス判定回路７の判定信号及びプロテクト選択回路10
のプロテクト信号をゲートG4に入力しゲートG4の反転出
力及びCPU1よりの書き込み信号WRをゲートG5の両入力と
してゲートG5の出力をRAM2の書き込み信号端子▲▼
に入力してある。CPU1からの読み込み信号RDは直接RAM2
及びROM3の読み込み端子▲▼及び▲▼に入
力されている。

以下に動作を説明する。プログラムメモリとしてROM3
を選択し実行プログラムをROM3に格納した後、プログラ
ム領域を0H〜4FFHとし、残る500H〜FFFHをワーク領域と
してRAM2に設定すると共に、書き込み禁止はプログラム
領域がROM3でないために選択しないものとする。ここ
で、予め、４ビットのラッチ８に0101、即ち、500Hの３
桁目の5Hを記憶しておく。また、同様にして、メモリ選
択回路９のデータをＬレベルにしてROM3を指定し、プロ
テクト選択回路10のデータをＨレベルとして設定なしと
する。アドレスバスABのアドレスデータが0H〜4FFHのプ
ログラム領域内にあればアドレス判定回路７の判定信号
はＬレベルとなり、メモリ選択回路９の選択信号がＬレ
ベルであるためにゲートG1の出力はＬレベルとなる。チ
ップセレクト信号▲▼はＬレベルであるため、ゲー
トG3の出力のみがＬレベルとなり、第３図に示すよう
に、ROM3が選択される。即ち、プログラム領域として斜
線部Ａが選択され、ROM3よりプログラムの読み込みが行
なわれる。アドレスデータが500H〜FFFHであってプログ
ラム領域外であれば、アドレス判定回路７の判定信号は
Ｈレベルとなり、選択信号がＨレベルであるため、ゲー
トG1の出力はＨレベルとなる。チップセレクト信号▲
▼はＬレベルであるため、ゲートG2の出力のみがＬレ
ベルとなってRAM2が選択される。即ち、ワーク領域とし
て第３の斜線部Ｂが選択され、読み込みや書き込みがRA
M2で行なわれる。

また、RAM2に500Hのプログラム領域を設けて残る部分
をワーク領域とすると共にプログラム領域の書き替えを
禁止する場合には、メモリ選択回路９のデータをＨレベ
ルとしてRAM2を選択し、プロテクト選択回路10のデータ
をＬレベルとして選択ありとする。アドレスバスのアド
レスデータが0H〜4FFHのプログラム領域内にあればアド
レス判定回路７の判定信号はＬレベルとなり、メモリ選
択回路９の選択信号がＨレベルであるためにゲートG1の
出力はＨレベルとなる。チップセレクト信号▲▼は
Ｌレベルであるため、ゲートG2の出力のみがＬレベルと
なり、RAM2が選択され、RAM2よりプログラムの読み込み
が行なわれる。この時、判定信号がＬレベル及びプロテ
クト選択回路10のプロテクト信号がＬであるため、ゲー
トG4の出力はＨレベルとなってRAM2へ出力される書き込
み信号▲▼のレベルに拘わらずゲートG5の出力はＨ
レベルになり、RAM2への書き込みが禁止される。アドレ
スデータが500H〜FFFHであってプログラム領域外であれ
ば、アドレス判定回路７の判定信号はＨレベルとなり、
選択信号はＨレベルであるため、ゲートG1の出力はやは
りＨレベルとなる。チップセレクト信号▲▼はＬレ
ベルであるため、ゲートG2の出力のみがＬレベルとなっ
てRAM2が選択される。この時、判定信号がＨレベル及び
プロテクト選択回路10のプロテクト信号がＬであるた
め、ゲートG4の出力はＨレベルとなり、ゲートG5の出力
はRAM2へ出力される書き込み信号▲▼のレベルと同
様となり、RAM2への書き込み動作がCPU1の制御に従って
行なわれる。

このように、RAM2及びROM3の切換及び書き込み禁止を
必要とするプログラム領域をCPU1がアクセスしようとし
ているか否かをアドレスデータを参照して判定すること
により、自動的にRAM2及びROM3の切換と、書き込み禁止
とを容易な構成によって行なうことができるのである。
このように、回路的にRAM2及びROM3の自動的な切換を行
なうことができるので、RAM2及びROM3の切り換えに応じ
たプログラムの特別処理を追加する必要がないのであ
る。本実施例の構成は、RAM2の一部がワーク領域となる
場合には、特に有効となるものである。また、RAM2のプ
ログラム領域をプログラム容量の変化に応じた領域で書
き込み禁止とすることができる。このような構成は、近
年のRAM2及びROM3の大容量化及び低コスト化でより有意
義なものとなっている。

［発明の効果］ 本発明のプログラマブル制御装置はプログラムされた
シーケンス命令群によって順次実行して外部機器を制御
するプログラマブル制御装置に於いて、プログラムメモ
リとして上記プログラムを記憶する少なくとも先頭アド
レスが同一のアドレスのRAMかROMを使用してプログラム
領域を設定するための容量設定回路と、プログラムメモ
リとして使用する上記RAM及びROMのうち一方のメモリに
応じて選択信号を出力するメモリ選択回路と、アドレス
データと上記プログラム領域との比較によりアドレスデ
ータが上記プログラム領域内か否かを判定するアドレス
判定回路と、メモリ選択回路の選択信号及びアドレス判
定回路の判定結果とによりプログラム領域内であれば選
択したプログラムメモリへチップセレクト信号を出力す
るメモリ切換回路とで構成されるので、アドレスデータ
とプログラム領域との比較により自動的にRAMもしくはR
OMを選択して、プログラムの負担処理を軽減することが
できるという効果を奏するものである。

【図面の簡単な説明】

第１図は本発明のプログラマブル制御装置の一実施例の
構成図、第２図は同上の要部の回路図、第３図は同上の
動作説明図、第４図は従来のプログラマブル制御装置の
動作説明図、第５図は同上のプロテクト設定方法を示す
動作説明図であり、１はCPU、２はRAM、３はROM、４は
メモリ切換回路、７はアドレス判定回路、８は容量設定
回路としてのラッチ、９はメモリ選択回路である。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】プログラムされたシーケンス命令群によっ
   て順次実行して外部機器を制御するプログラマブル制御
   装置に於いて、プログラムメモリとして上記プログラム
   を記憶する少なくとも先頭アドレスが同一のアドレスの
   RAMかROMを使用してプログラム領域を設定するための容
   量設定回路と、プログラムメモリとして使用する上記RA
   M及びROMのうち一方のメモリに応じて選択信号を出力す
   るメモリ選択回路と、アドレスデータと上記プログラム
   領域との比較によりアドレスデータが上記プログラム領
   域内か否かを判定するアドレス判定回路と、メモリ選択
   回路の選択信号及びアドレス判定回路の判定結果とによ
   りプログラム領域内であれば選択したプログラムメモリ
   へチップセレクト信号を出力するメモリ切換回路とで構
   成されたプログラマブル制御装置。
2. 【請求項２】プログラムメモリとしてRAMを使用した時
   にプログラム領域の書き込み禁止の要否を選択するプロ
   テクト選択回路と、アドレス判定回路の判定結果及びプ
   ロテクト選択回路の選択信号とに応じて上記RAMへの書
   き込みを禁止もしくは許可するプロテクト回路とを設け
   たことを特徴とする特許請求の範囲第１項に記載のプロ
   グラマブル制御装置。