JPH02161544A - シングルチップマイクロコンピュータ - Google Patents
シングルチップマイクロコンピュータInfo
- Publication number
- JPH02161544A JPH02161544A JP63316672A JP31667288A JPH02161544A JP H02161544 A JPH02161544 A JP H02161544A JP 63316672 A JP63316672 A JP 63316672A JP 31667288 A JP31667288 A JP 31667288A JP H02161544 A JPH02161544 A JP H02161544A
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- JP
- Japan
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- output
- data
- memory
- latch
- program
- Prior art date
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- Granted
Links
- 238000010586 diagram Methods 0.000 description 9
- 238000012545 processing Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 230000018109 developmental process Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 230000033772 system development Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
- G06F15/7807—System on chip, i.e. computer system on a single chip; System in package, i.e. computer system on one or more chips in a single package
- G06F15/7814—Specially adapted for real time processing, e.g. comprising hardware timers
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野Ｊ
本発明はシングルチップマイクロコンピュータに関し、
特に書込み、読出し、消去可能な読出し専用メモリ（以
下ＥＰＲＯＭと呼ぶ）を内蔵するシングルチップマイク
ロコンピュータに関する。
特に書込み、読出し、消去可能な読出し専用メモリ（以
下ＥＰＲＯＭと呼ぶ）を内蔵するシングルチップマイク
ロコンピュータに関する。
シングルチップマイクロコンピュータは、データ処理を
行なう中央処理部に加え、プログラムや処理データを記
憶するメモリ部、外部とのデータのやりとりを行なう入
出力部などを単一の集積回路上に構成したものであり、
ストアードプログラム制御の装置は、プログラムを変え
ることによって各種の処理が実現できることから様々な
分野で制御部品として利用されている。
行なう中央処理部に加え、プログラムや処理データを記
憶するメモリ部、外部とのデータのやりとりを行なう入
出力部などを単一の集積回路上に構成したものであり、
ストアードプログラム制御の装置は、プログラムを変え
ることによって各種の処理が実現できることから様々な
分野で制御部品として利用されている。
ここで、応用される装置や処理内容によって必要とする
プログラムメモリの容量やデータメモリの容量が違って
くるため、中央処理部や入出力端子の機能が同じであっ
ても内蔵するメモリの容量を変えた製品が開発、製造さ
れている。近年、集積回路技術の進歩に伴い従来の読出
し専用メモリに集積回路のマスクにより製造工程でプロ
グラムを焼込んでいたもの（以下マスクＲＯＭと呼ぶ）
に加えて、プログラムメモリとしてＥＰＲＯＭを使用し
たものが登場している。
プログラムメモリの容量やデータメモリの容量が違って
くるため、中央処理部や入出力端子の機能が同じであっ
ても内蔵するメモリの容量を変えた製品が開発、製造さ
れている。近年、集積回路技術の進歩に伴い従来の読出
し専用メモリに集積回路のマスクにより製造工程でプロ
グラムを焼込んでいたもの（以下マスクＲＯＭと呼ぶ）
に加えて、プログラムメモリとしてＥＰＲＯＭを使用し
たものが登場している。
このＥＰＲＯＭを内蔵したシングルチップマイクロコン
ピュータは、パッケージに組込まれ、集積回路として完
成した状態でもプログラムを書込むことができ、プログ
ラムの設計から実物で動作させるまでが短時間で済むこ
とからシステム開発時のプログラム評価や少量生産に利
用されている。
ピュータは、パッケージに組込まれ、集積回路として完
成した状態でもプログラムを書込むことができ、プログ
ラムの設計から実物で動作させるまでが短時間で済むこ
とからシステム開発時のプログラム評価や少量生産に利
用されている。
［発明が解決しようとする課題］
上述した、ＥＰＲＯＭ内蔵のシングルチップマイクロコ
ンピュータをマスクＲＯＭの装置に格納するプログラム
の評価に用いる場合、内蔵するメモリ容量に差があると
、完全に等価な動作ができない場合がある。
ンピュータをマスクＲＯＭの装置に格納するプログラム
の評価に用いる場合、内蔵するメモリ容量に差があると
、完全に等価な動作ができない場合がある。
例えば、プログラムメモリの空間を判断して内蔵するメ
モリの空間でない場合に、外部のメモリから命令を取込
む機能をもった装置ならば、メモリ容量が異なれば内部
と外部の境界が異なり、命令を読出す空間が変ってしま
う、また、内蔵するデータメモリの容量が異なれば、容
量が小さいほうの空間に対するアクセスは等価であるが
、容量が大きいほうの空間の記憶データは異なることに
なる。したがって、動作に差がある装置を用いてプログ
ラムの評価を行なうには、両装置の差に注意をはらって
プログラムを設計し、無い空間へのアクセスをチエツク
するなど煩わしい作業が必要であり、マスクＲＯＭの装
置と全く等価なＥＰＲＯＭの装置が望まれていた。
モリの空間でない場合に、外部のメモリから命令を取込
む機能をもった装置ならば、メモリ容量が異なれば内部
と外部の境界が異なり、命令を読出す空間が変ってしま
う、また、内蔵するデータメモリの容量が異なれば、容
量が小さいほうの空間に対するアクセスは等価であるが
、容量が大きいほうの空間の記憶データは異なることに
なる。したがって、動作に差がある装置を用いてプログ
ラムの評価を行なうには、両装置の差に注意をはらって
プログラムを設計し、無い空間へのアクセスをチエツク
するなど煩わしい作業が必要であり、マスクＲＯＭの装
置と全く等価なＥＰＲＯＭの装置が望まれていた。
ところがＥＰＲＯＭの装置の使用量はマスクＲＯＭの装
置に比較して１割以下とかなり少ない、したがって、各
種のメモリ容量に対応して多数のＥＰＲＯＭ内蔵の装置
を開発・製造することは費用もかさむため経済的ではな
い。
置に比較して１割以下とかなり少ない、したがって、各
種のメモリ容量に対応して多数のＥＰＲＯＭ内蔵の装置
を開発・製造することは費用もかさむため経済的ではな
い。
本発明は上述の背景に鑑みなされたもので、単一のＥＰ
ＲＯＭ内蔵のシングルチーツブマイクロコンピュータに
、メモリ容量が異なる装置と等価な動作を行なわせる手
段を備えさせて、プログラム開発の負担を軽減させるこ
とを目的とする。
ＲＯＭ内蔵のシングルチーツブマイクロコンピュータに
、メモリ容量が異なる装置と等価な動作を行なわせる手
段を備えさせて、プログラム開発の負担を軽減させるこ
とを目的とする。
本発明のシングルチップマイクロコンピュータは、ＥＰ
ＲＯＭの特定セルにメモリ空間判定のための情報を格納
する手段と、該マイクロコンピュータを初期化するリセ
ット信号により前記特定セルを選択し、読出した情報を
ラッチするラッチ手段と、ラッチ手段の記憶値により内
部メモリと外部メモリとの境界を切換える手段とを有す
る。
ＲＯＭの特定セルにメモリ空間判定のための情報を格納
する手段と、該マイクロコンピュータを初期化するリセ
ット信号により前記特定セルを選択し、読出した情報を
ラッチするラッチ手段と、ラッチ手段の記憶値により内
部メモリと外部メモリとの境界を切換える手段とを有す
る。
本発明のシングルチップマイクロコンピュータは、内蔵
するメモリ容量は一定であるが、内部メモリと外部メモ
リとの境界を切換える手段を有し、内蔵のメモリ容量よ
り小さな容量の装置と等価な動作をさせられる。さらに
、メモリ空間判定のための情報をＥＰＲＯＭに記憶させ
て、その情報をもとに制御を行なうので、集積回路とし
て完成した状態で所望のメモリ容量に設定でき、その情
報ならびに設定は電源が供給を停止しても保持される。
するメモリ容量は一定であるが、内部メモリと外部メモ
リとの境界を切換える手段を有し、内蔵のメモリ容量よ
り小さな容量の装置と等価な動作をさせられる。さらに
、メモリ空間判定のための情報をＥＰＲＯＭに記憶させ
て、その情報をもとに制御を行なうので、集積回路とし
て完成した状態で所望のメモリ容量に設定でき、その情
報ならびに設定は電源が供給を停止しても保持される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明のシングルチップマイクロコンピュータ
の一実施例を示すブロック図、第２図は第１図中のプロ
グラムメモリ部３のブロック図である。
の一実施例を示すブロック図、第２図は第１図中のプロ
グラムメモリ部３のブロック図である。
本実施例は、データ処理を行ない回路全体を制御する中
央処理部１と、処理データを記憶するデータメモリ部２
と、プログラムを記憶するプログラムメモリ部３と、外
部からのデータを取込む入力ボート４と、外部へデータ
を出力する出力ボート５と、内部クロックを発生するク
ロック発生部６とから構成され、クロック発生部６を除
いた各部は、内部バス７を経由してデータの転送を行な
う０本実施例では、外部よりメモリ空間判定のための情
報を入力してプログラムメモリ部３の特定セルに格納す
る。そして初期化の際にこの特定セルの内容を読出しラ
ッチして、その値によって内部メモリと外部メモリとの
境界を切換え、所望のメモリ容量のマスクＲＯＭ内蔵シ
ングルチップマイクロコンピュータと等価な動作をする
ように制御する。プログラムメモリ部３は、Ｘデコーダ
９、ＹデコーダｌＯ，センスアンプ・書込み回路１１、
データバスバッファ１２．セル１７．ラッチ１８゜アン
ドゲート１９．オアゲート１５．１６．２０．インバー
タ２４．４４等を含んでいる。
央処理部１と、処理データを記憶するデータメモリ部２
と、プログラムを記憶するプログラムメモリ部３と、外
部からのデータを取込む入力ボート４と、外部へデータ
を出力する出力ボート５と、内部クロックを発生するク
ロック発生部６とから構成され、クロック発生部６を除
いた各部は、内部バス７を経由してデータの転送を行な
う０本実施例では、外部よりメモリ空間判定のための情
報を入力してプログラムメモリ部３の特定セルに格納す
る。そして初期化の際にこの特定セルの内容を読出しラ
ッチして、その値によって内部メモリと外部メモリとの
境界を切換え、所望のメモリ容量のマスクＲＯＭ内蔵シ
ングルチップマイクロコンピュータと等価な動作をする
ように制御する。プログラムメモリ部３は、Ｘデコーダ
９、ＹデコーダｌＯ，センスアンプ・書込み回路１１、
データバスバッファ１２．セル１７．ラッチ１８゜アン
ドゲート１９．オアゲート１５．１６．２０．インバー
タ２４．４４等を含んでいる。
次に、本実施例の動作を説明する。ここではプログラム
メモリからの出力の１ビツト分の動作について説明する
。
メモリからの出力の１ビツト分の動作について説明する
。
プログラムメモリ部３は、アドレスバス８のデータなＸ
デコーダ９．ＹデコーダｌＯでデコードしＥＰＲＯＭセ
ルを一つ選択する０選択されたＥＰＲＯＭセルのデータ
は、センスアンプ・書込み回路１１を経由しデータバス
バッファ１２を介してデータバス１３へ出力される。
デコーダ９．ＹデコーダｌＯでデコードしＥＰＲＯＭセ
ルを一つ選択する０選択されたＥＰＲＯＭセルのデータ
は、センスアンプ・書込み回路１１を経由しデータバス
バッファ１２を介してデータバス１３へ出力される。
通常、プログラムを実行する際には最初回路全体を初期
化する０本実施例ではリセット端子１４にハイレベルを
入力して初期化を行なう、リセット端子１４にハイレベ
ルが入力されるとアドレスバス８のデータに関係なくオ
アゲート１５およびオアゲート１６の出力はハイレベル
となり、インバータ４４の出力がロウレベルとなるため
にＸデコーダ９、ＹデコーダＩＯの出力信号を入力する
他の論理ゲートは、全てロウレベルを出力する。したが
って、リセット時は必ず特定のＥＰＲＯＭセル１７が選
択される。ここで選択されたＥＰＲＯＭセル１７のデー
タはセンスアンプ１１を経由してデータバスバッファ１
２に入力されると共に、ラッチ１８に取込まれる。
化する０本実施例ではリセット端子１４にハイレベルを
入力して初期化を行なう、リセット端子１４にハイレベ
ルが入力されるとアドレスバス８のデータに関係なくオ
アゲート１５およびオアゲート１６の出力はハイレベル
となり、インバータ４４の出力がロウレベルとなるため
にＸデコーダ９、ＹデコーダＩＯの出力信号を入力する
他の論理ゲートは、全てロウレベルを出力する。したが
って、リセット時は必ず特定のＥＰＲＯＭセル１７が選
択される。ここで選択されたＥＰＲＯＭセル１７のデー
タはセンスアンプ１１を経由してデータバスバッファ１
２に入力されると共に、ラッチ１８に取込まれる。
次に、初期化を終了しリセット端子１４がロウレベルに
なるとプログラムが実行され、この間ラッチ１８のゲー
トが閉じるのでラッチ１８の出力は変化しない。ラッチ
１８の出力がロウレベルの場合アンドゲート１９の出力
がロウレベルとなりアドレスバス８の最上位ビットの信
号２１とその下位のビットの信号２２の少なくとも一方
がハイレベルの場合、オアゲート２０の出力がハイレベ
ル、インバータ２４の出力がロウレベルとなり ＥＰＲ
ＯＭセルのデータをデータバスバッファ１２からデータ
バス１３へ出力することを禁止する。
なるとプログラムが実行され、この間ラッチ１８のゲー
トが閉じるのでラッチ１８の出力は変化しない。ラッチ
１８の出力がロウレベルの場合アンドゲート１９の出力
がロウレベルとなりアドレスバス８の最上位ビットの信
号２１とその下位のビットの信号２２の少なくとも一方
がハイレベルの場合、オアゲート２０の出力がハイレベ
ル、インバータ２４の出力がロウレベルとなり ＥＰＲ
ＯＭセルのデータをデータバスバッファ１２からデータ
バス１３へ出力することを禁止する。
次にラッチ１８の出力がハイレベルであった場合、信号
２１．信号２２とアドレスバス８の上位から３ビツト目
の信号２３のいずれかがハイレベルの場合上述と同様に
インバータ２４の出力がロウレベルを出力し、ＥＰＲＯ
Ｍセルのデータをデータバス１３へ出力することを禁止
する。したがって、オアゲート２０の出力がハイレベル
の場合に外部プログラムメモリよりデータを取込むよう
に制御することによってオアゲート２０の出力がハイレ
ベルの時は外部、ロウレベルの時は内部とメモリ空間を
判定することができる０例えばアドレスバス８が８ビツ
トであり、ラッチ１８の出力がロウレベルの場合、アド
レスの上位２ビツトが全てロウレベルとなる００Ｈから
３ＦＨ番地の時は内部、それ以外の４０８からＦＦ）１
番地の時外部としてメモリ空間が判定される。また、ラ
ッチ１８の出力がハイレベルの場合アドレスの上位３ビ
ツトが全てロウレベルとなる００ＨからＩＦ）１番地の
時内部、それ以外の２０８からＦＦ）１番地の時外部と
してメモリ空間が判定される。
２１．信号２２とアドレスバス８の上位から３ビツト目
の信号２３のいずれかがハイレベルの場合上述と同様に
インバータ２４の出力がロウレベルを出力し、ＥＰＲＯ
Ｍセルのデータをデータバス１３へ出力することを禁止
する。したがって、オアゲート２０の出力がハイレベル
の場合に外部プログラムメモリよりデータを取込むよう
に制御することによってオアゲート２０の出力がハイレ
ベルの時は外部、ロウレベルの時は内部とメモリ空間を
判定することができる０例えばアドレスバス８が８ビツ
トであり、ラッチ１８の出力がロウレベルの場合、アド
レスの上位２ビツトが全てロウレベルとなる００Ｈから
３ＦＨ番地の時は内部、それ以外の４０８からＦＦ）１
番地の時外部としてメモリ空間が判定される。また、ラ
ッチ１８の出力がハイレベルの場合アドレスの上位３ビ
ツトが全てロウレベルとなる００ＨからＩＦ）１番地の
時内部、それ以外の２０８からＦＦ）１番地の時外部と
してメモリ空間が判定される。
このようにリセット時に特定のＥＰＲＯＭセルを選択し
そのデータを読出してラッチすることによってリセット
が切れた時にそのラッチ出力の値によってメモリ空間が
決定されて所望のメモリ容量のマイクロコンピュータと
等価な動作をさせることが可能である。
そのデータを読出してラッチすることによってリセット
が切れた時にそのラッチ出力の値によってメモリ空間が
決定されて所望のメモリ容量のマイクロコンピュータと
等価な動作をさせることが可能である。
ここではＥＰＲＯＭの１ビツト分について説明したが同
様のラッチを複数ビット分設けこれらのラッチ出力、ア
ドレスバスの信号と論理ゲートの組み合わせによってメ
モリ空間の境界を幾通りも切換えることが可能である。
様のラッチを複数ビット分設けこれらのラッチ出力、ア
ドレスバスの信号と論理ゲートの組み合わせによってメ
モリ空間の境界を幾通りも切換えることが可能である。
第３図は本発明のシングルチップマイクロコンピュータ
の第２の実施例のブロック図である。
の第２の実施例のブロック図である。
本実施例では、プログラム実行時、リセット端子１４に
ロウレベルが入力されるとインバータ２６の出力がハイ
レベルとなりカウンタ２７をクリア状態にするとともに
アドレス発生部２５よりアドレスを出力する。このアド
レスによって指定されるＥＰＲＯＭセルのデータを読出
し、データバス１３に出力している。
ロウレベルが入力されるとインバータ２６の出力がハイ
レベルとなりカウンタ２７をクリア状態にするとともに
アドレス発生部２５よりアドレスを出力する。このアド
レスによって指定されるＥＰＲＯＭセルのデータを読出
し、データバス１３に出力している。
初期化のためにリセット端子１４にハイレベルが人力さ
れると、インバータ２６の出力がロウレベルとなりアド
レス発生部２５からアドレスを出力するのを禁止しカウ
ンタ２７がカウント動作を開始する。リセット端子１４
にハイレベルが入力されている場合、カウンタ２７の出
力がパスバッファ２８を介してアドレスバス８へ出力さ
れ、このアドレスで指定される特定のＥＰＲＯＭセルの
データが順次データバスＩ３に出力される。デコーダ２
９はアドレスバス８の値をデコードしプログラムメモリ
空間を決定する情報を格納したアドレスが入力された場
合信号３０を、データメモリ空間を決定する情報を格納
したアドレスが入力された場合信号３Ｉをハイレベルに
する。リセット時信号３０がハイレベルになるとアンド
ゲート３２がハイレベルを出力しラッチ３４にデータバ
ス１３に出力されていたプログラムメモリ空間を決定す
る情報を取込み、信号３１がハイレベルになるとアンド
ゲート３３がハイレベルを出力しラッチ３５にデータメ
モリ空間を決定する情報を取込む、ラッチ３４の出力は
空間判別回路３６へ入力されリセットが切れた時にこの
情報をもとにプログラムメモリ空間が判定される。同時
に第３図には示していないがラッチ３５の出力はデータ
メモリ空間制御の回路に入力されデータメモリの空間が
判定される。
れると、インバータ２６の出力がロウレベルとなりアド
レス発生部２５からアドレスを出力するのを禁止しカウ
ンタ２７がカウント動作を開始する。リセット端子１４
にハイレベルが入力されている場合、カウンタ２７の出
力がパスバッファ２８を介してアドレスバス８へ出力さ
れ、このアドレスで指定される特定のＥＰＲＯＭセルの
データが順次データバスＩ３に出力される。デコーダ２
９はアドレスバス８の値をデコードしプログラムメモリ
空間を決定する情報を格納したアドレスが入力された場
合信号３０を、データメモリ空間を決定する情報を格納
したアドレスが入力された場合信号３Ｉをハイレベルに
する。リセット時信号３０がハイレベルになるとアンド
ゲート３２がハイレベルを出力しラッチ３４にデータバ
ス１３に出力されていたプログラムメモリ空間を決定す
る情報を取込み、信号３１がハイレベルになるとアンド
ゲート３３がハイレベルを出力しラッチ３５にデータメ
モリ空間を決定する情報を取込む、ラッチ３４の出力は
空間判別回路３６へ入力されリセットが切れた時にこの
情報をもとにプログラムメモリ空間が判定される。同時
に第３図には示していないがラッチ３５の出力はデータ
メモリ空間制御の回路に入力されデータメモリの空間が
判定される。
第４図はデータメモリ空間を制御する一例のブロック図
である。第４図において信号３７．信号３８は第３図中
のラッチ３５からの出力に相当しデータメモリ空間を決
定する信号であり、信号３９．信号４０はそれぞれアド
レスバス４１の最上位ビット、その下位のビットである
。信号３７．信号３８が共にハイレベルの場合内蔵のＲ
ＡＭ全体に対しアクセスが可能であり、信号３７がロウ
レベル、信号３８がハイレベルの場合アンドゲート４２
の出力がロウレベルに固定されアドレスの最上位ビット
が間引かれてアクセス可能なデータメモリは内蔵のＲＡ
Ｍの坏に制御される。また、信号３７．信号３８が共に
ロウレベルの場合、アンドゲート４２．アンドゲート４
３の出力がロウレベルに固定され、アドレスの上位２ビ
ツトが間引かれてアクセス可能なデータメモリは内蔵Ｒ
ＡＭの属に制御される。
である。第４図において信号３７．信号３８は第３図中
のラッチ３５からの出力に相当しデータメモリ空間を決
定する信号であり、信号３９．信号４０はそれぞれアド
レスバス４１の最上位ビット、その下位のビットである
。信号３７．信号３８が共にハイレベルの場合内蔵のＲ
ＡＭ全体に対しアクセスが可能であり、信号３７がロウ
レベル、信号３８がハイレベルの場合アンドゲート４２
の出力がロウレベルに固定されアドレスの最上位ビット
が間引かれてアクセス可能なデータメモリは内蔵のＲＡ
Ｍの坏に制御される。また、信号３７．信号３８が共に
ロウレベルの場合、アンドゲート４２．アンドゲート４
３の出力がロウレベルに固定され、アドレスの上位２ビ
ツトが間引かれてアクセス可能なデータメモリは内蔵Ｒ
ＡＭの属に制御される。
この実施例ではメモリ空間を決定するデータなＥＰＲＯ
Ｍからデータバスを経由して転送し必要な情報を選択し
ラッチするので各メモリの面積が大きくプログラムメモ
リからデータメモリまでの距離が離れた場合でも必要な
各部分でメモリ空間を決定する情報をラッチして空間制
御を行なうことが可能である。
Ｍからデータバスを経由して転送し必要な情報を選択し
ラッチするので各メモリの面積が大きくプログラムメモ
リからデータメモリまでの距離が離れた場合でも必要な
各部分でメモリ空間を決定する情報をラッチして空間制
御を行なうことが可能である。
［発明の効果］
以上説明したように本発明は、メモリ空間を決定するた
めの情報を予めＥＰＲＯＭへ格納しこの情報を使用して
、内蔵のメモリ容量より小さなメモリ容量のマイクロコ
ンピュータと等価な動作をさせられるようにしたことに
より、プログラム開発の負担を軽減させる効果があり、
またマスクＲＯＭ内蔵のシングルチップマイクロコンピ
ュータがメモリ容量を変えた製品を開発・製造した場合
、各製品に対応して多数のＥＰＲＯＭ内蔵シングルチッ
プマイクロコンピュータを開発・製造する場合に比べ単
一のＥＰＲＯＭ内蔵シングルチップマイクロコンピュー
タで対応できるので、その開発・製造の費用を削減でき
る効果がある。
めの情報を予めＥＰＲＯＭへ格納しこの情報を使用して
、内蔵のメモリ容量より小さなメモリ容量のマイクロコ
ンピュータと等価な動作をさせられるようにしたことに
より、プログラム開発の負担を軽減させる効果があり、
またマスクＲＯＭ内蔵のシングルチップマイクロコンピ
ュータがメモリ容量を変えた製品を開発・製造した場合
、各製品に対応して多数のＥＰＲＯＭ内蔵シングルチッ
プマイクロコンピュータを開発・製造する場合に比べ単
一のＥＰＲＯＭ内蔵シングルチップマイクロコンピュー
タで対応できるので、その開発・製造の費用を削減でき
る効果がある。
第１図は本発明のシングルチップマイクロコンピュータ
の第１の実施例のブロック図、第２図は第１図中のプロ
グラムメモリ部３のブロック図、第３図は本発明のシン
グルチップマイクロコンピュータの第２の実施例のブロ
ック図、第４図はデータメモリ空間制御のブロック図で
ある。
の第１の実施例のブロック図、第２図は第１図中のプロ
グラムメモリ部３のブロック図、第３図は本発明のシン
グルチップマイクロコンピュータの第２の実施例のブロ
ック図、第４図はデータメモリ空間制御のブロック図で
ある。
Claims (1)
- 【特許請求の範囲】 １、ＥＰＲＯＭを内蔵したシングルチップマイクロコン
ピュータにおいて、 前記ＥＰＲＯＭの特定セルにメモリ空間判定のための情
報を格納する手段と、該マイクロコンピュータを初期化
するリセット信号により前記特定セルを選択し、読出し
た情報をラッチするラッチ手段と、前記ラッチ手段の記
憶値により内部メモリと外部メモリとの境界を切換える
手段とを有することを特徴とするシングルチップマイク
ロコンピュータ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63316672A JPH0752405B2 (ja) | 1988-12-14 | 1988-12-14 | シングルチップマイクロコンピュータ |
| DE68926158T DE68926158T2 (de) | 1988-12-14 | 1989-12-14 | Einchip-Mikrorechner mit EPROM |
| US07/450,314 US5093909A (en) | 1988-12-14 | 1989-12-14 | Single-chip microcomputer including an eprom capable of accommodating different memory capacities by address boundary discrimination |
| EP89123141A EP0374733B1 (en) | 1988-12-14 | 1989-12-14 | Single-chip microcomputer including EPROM therein |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63316672A JPH0752405B2 (ja) | 1988-12-14 | 1988-12-14 | シングルチップマイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02161544A true JPH02161544A (ja) | 1990-06-21 |
| JPH0752405B2 JPH0752405B2 (ja) | 1995-06-05 |
Family
ID=18079623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63316672A Expired - Fee Related JPH0752405B2 (ja) | 1988-12-14 | 1988-12-14 | シングルチップマイクロコンピュータ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5093909A (ja) |
| EP (1) | EP0374733B1 (ja) |
| JP (1) | JPH0752405B2 (ja) |
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