JPS5856164A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
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- JPS5856164A JPS5856164A JP56155188A JP15518881A JPS5856164A JP S5856164 A JPS5856164 A JP S5856164A JP 56155188 A JP56155188 A JP 56155188A JP 15518881 A JP15518881 A JP 15518881A JP S5856164 A JPS5856164 A JP S5856164A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/30032—Movement instructions, e.g. MOVE, SHIFT, ROTATE, SHUFFLE
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
不発明線可変長のデータを取シ扱うマイク關！ログラム
制御方式のデータ処理装置に関する。
制御方式のデータ処理装置に関する。
マイクロプログラム制御方式のデータ処理装置において
、主メモリの成る領域に格納されている成るデータ長（
可変長）のデータ列を、主メモリの他の領域に移動する
処理が必要となる場合がある。この場合、データ列のデ
ータ長ま九はそのデータ列の置かれる主メモリのアドレ
スがバイト単位で指定されるデータ処理装置にあっては
、処理すべきデータを１Δイト単位でリード／フィトす
るのが一般的であった。この丸め、指定されたｒ−夕長
のデータ列を処理するのに資するメモリアクセスの回数
が著しく多くなシ、処理速度が遅くなる欠点があった。
、主メモリの成る領域に格納されている成るデータ長（
可変長）のデータ列を、主メモリの他の領域に移動する
処理が必要となる場合がある。この場合、データ列のデ
ータ長ま九はそのデータ列の置かれる主メモリのアドレ
スがバイト単位で指定されるデータ処理装置にあっては
、処理すべきデータを１Δイト単位でリード／フィトす
るのが一般的であった。この丸め、指定されたｒ−夕長
のデータ列を処理するのに資するメモリアクセスの回数
が著しく多くなシ、処理速度が遅くなる欠点があった。
不発開拡上記事情に―みてなされたものでその目的は、
特に主メモリ内のデータ列を成る領域から別の成る領域
へ移動するようなり−ド／ライト処理において、ｒ−夕
刊の置かれる主メモリのアドレスの境界情報（全語境界
、半語境界、バイト境界）およびデータ長に基づいて全
語アクセス、半語アクセスまたはバイトアクセスのうち
いずれか最適なメモリアクセスを実行するととＫよって
メモリアクセス回数が減少でき、もってデータ処理速度
の高速化が図れるデータ処理装置を提供することにある
。
特に主メモリ内のデータ列を成る領域から別の成る領域
へ移動するようなり−ド／ライト処理において、ｒ−夕
刊の置かれる主メモリのアドレスの境界情報（全語境界
、半語境界、バイト境界）およびデータ長に基づいて全
語アクセス、半語アクセスまたはバイトアクセスのうち
いずれか最適なメモリアクセスを実行するととＫよって
メモリアクセス回数が減少でき、もってデータ処理速度
の高速化が図れるデータ処理装置を提供することにある
。
以下、本発明の一実施例を図面を参照して説明する。第
１図はマイクロプログラム制御方式のデータ処理装置の
概略構成を示すものである。
１図はマイクロプログラム制御方式のデータ処理装置の
概略構成を示すものである。
図中、１．２は主に被演算データが往来するデータバス
（以下、それぞれＡパス％ Ｂ ／ｌスと称する）、３
は主に演算結果が往来するデータフ４ス（以下、Ｓパス
と称する）、４は各種制御信号がａ来するコントロール
・マス（以下、Ｃ−’スと称する）である、１０はたと
えば１０進演算を行なう演算制御部であり、１１はアメ
−であゐ、７Ｇは後述する主制御部５０によつて起動さ
れるデータ処理部であ）、２１はスタートレジスタ（第
３レジスタ）である、スタートレジスタ（以下、８ＴＡ
Ｒと称する）２１にはデータ処理部２０の処理動作を指
定するスター）−ｒイクロ命令が保持される。２２は８
ＴＡＲｊ Ｉ Ｋ保持されているマイクロ命令を実行し
、データ処理部２０の各部を制御するナノプログラム制
御部（以下、ＮＰＣと称する）である、２３は処理すべ
きデータが格納されるデータファイル、２４はデータフ
ァイル２ｊから１・童イト単位で取〉出されるデータが
保持されるレジスタである。
（以下、それぞれＡパス％ Ｂ ／ｌスと称する）、３
は主に演算結果が往来するデータフ４ス（以下、Ｓパス
と称する）、４は各種制御信号がａ来するコントロール
・マス（以下、Ｃ−’スと称する）である、１０はたと
えば１０進演算を行なう演算制御部であり、１１はアメ
−であゐ、７Ｇは後述する主制御部５０によつて起動さ
れるデータ処理部であ）、２１はスタートレジスタ（第
３レジスタ）である、スタートレジスタ（以下、８ＴＡ
Ｒと称する）２１にはデータ処理部２０の処理動作を指
定するスター）−ｒイクロ命令が保持される。２２は８
ＴＡＲｊ Ｉ Ｋ保持されているマイクロ命令を実行し
、データ処理部２０の各部を制御するナノプログラム制
御部（以下、ＮＰＣと称する）である、２３は処理すべ
きデータが格納されるデータファイル、２４はデータフ
ァイル２ｊから１・童イト単位で取〉出されるデータが
保持されるレジスタである。
１５は最大４バイト（全語）のデータが保持される処理
結果レジスタ（以下、Ｒ８ＬＲと称する）、２６はレジ
スタ制御部である。レジスタ制御部２Ｃはメモリライト
の種類（全語書き込み、半語書き込み、バイト書き込み
）Ｋ対応してレジスタ２４のデータをＲ８ＬＲｊ ５の
必要なノ々イト位置に保持せしめるようになっている。
結果レジスタ（以下、Ｒ８ＬＲと称する）、２６はレジ
スタ制御部である。レジスタ制御部２Ｃはメモリライト
の種類（全語書き込み、半語書き込み、バイト書き込み
）Ｋ対応してレジスタ２４のデータをＲ８ＬＲｊ ５の
必要なノ々イト位置に保持せしめるようになっている。
第２図および第３図はそれぞれ１Ｅ８ＬＲＪ ＃および
レジスタ制御部２６の構成を示すものである。
レジスタ制御部２６の構成を示すものである。
第２図において、１００〜１０Ｆは４ビ、トのレジスタ
である。レジスタ１００，１０２゜１０４．１０６には
レビスタ２４の１バイト出力の上位４ピツ） （ＤＲ８
Ｏ〜ＤＲ８１）が入力され、Ｖジスｆｉ１０１．１０３
，１０６，１０７にはレジスタ２４の１バイト出力の下
位４ピツ） （ＤＲ８４〜ＤＲ８Ｆ ）が入力されるよ
うになっている。またレジスタ１００〜１０１にはレジ
スタ制御部２６からイネーブル信号ＣｍＢｏ〜ＣＥＲ８
ｒ （論理＠１”で有効）が与えられるようになってい
る。しかしてレジスｆｉ１００〜ｔａｒはそれぞれ対応
するイネーブル信号ＣＫＲ１！ ０〜Ｃ１ｉ、Ｒ８１が
論理＠１”である場合に、クロック信号Ｒ８Ｌ〒に同期
して入力データ（４ビツト）をラッチする。一方、第３
図において、１１０はカウンタである。カウンタ１１０
は有効（論理“１″）なイネーブル信号ＣＥＣＮＲが与
えられている期間中、クロ、り信号Ｃ３ＣＬＫに同期し
てア、ｆカウント動作を行なう、カウンタ１１０に紘有
効（論理＠１”）なロード信号ＣＣＮＲＬに応じてオー
ル″″０”データがｐ−ドされるようになっている。１
１１はＲＯＭ （Ｒｍａｄ： ０ａｌｙ Ｍ＠ｍｏｒｙ
）である。
である。レジスタ１００，１０２゜１０４．１０６には
レビスタ２４の１バイト出力の上位４ピツ） （ＤＲ８
Ｏ〜ＤＲ８１）が入力され、Ｖジスｆｉ１０１．１０３
，１０６，１０７にはレジスタ２４の１バイト出力の下
位４ピツ） （ＤＲ８４〜ＤＲ８Ｆ ）が入力されるよ
うになっている。またレジスタ１００〜１０１にはレジ
スタ制御部２６からイネーブル信号ＣｍＢｏ〜ＣＥＲ８
ｒ （論理＠１”で有効）が与えられるようになってい
る。しかしてレジスｆｉ１００〜ｔａｒはそれぞれ対応
するイネーブル信号ＣＫＲ１！ ０〜Ｃ１ｉ、Ｒ８１が
論理＠１”である場合に、クロック信号Ｒ８Ｌ〒に同期
して入力データ（４ビツト）をラッチする。一方、第３
図において、１１０はカウンタである。カウンタ１１０
は有効（論理“１″）なイネーブル信号ＣＥＣＮＲが与
えられている期間中、クロ、り信号Ｃ３ＣＬＫに同期し
てア、ｆカウント動作を行なう、カウンタ１１０に紘有
効（論理＠１”）なロード信号ＣＣＮＲＬに応じてオー
ル″″０”データがｐ−ドされるようになっている。１
１１はＲＯＭ （Ｒｍａｄ： ０ａｌｙ Ｍ＠ｍｏｒｙ
）である。
ＲＯＭ Ｉ Ｊ Ｉは、カウンタ１１００カウント出力
の下位２ピツト（カウンタ１１０が２ビ、トの２進カウ
ンタである場合にはカウント出力の全ビット）および前
記スタートマイクロ命令で指定される処理のＳｍを示す
情報＊との連結された情報をＲＯＭアドレスとし、対応
する位置からあらかじめ記憶されている８ピ、トの情報
を前記したイネ−ツル信号ＣＥＲＢ Ｏ〜ＣＥＲ８７と
してレジスタｌｅｅ〜１０１に出力する。
の下位２ピツト（カウンタ１１０が２ビ、トの２進カウ
ンタである場合にはカウント出力の全ビット）および前
記スタートマイクロ命令で指定される処理のＳｍを示す
情報＊との連結された情報をＲＯＭアドレスとし、対応
する位置からあらかじめ記憶されている８ピ、トの情報
を前記したイネ−ツル信号ＣＥＲＢ Ｏ〜ＣＥＲ８７と
してレジスタｌｅｅ〜１０１に出力する。
再び第１図を参照すると、２１は主としてメモリアクセ
スＯＶＳ＊を決定するアクセス種類決定部（以下、単に
決定部と称する）である、ｊＩ４１Ｅｌは決定部２ｒの
構成を示すもので、２０＃はセレクタである。セレクタ
１００は後続するアダー１０１の出力またはＢパスｚ上
の２ピツシのデータのいずれか一方を選択する。ここで
８パス２上の２ビ、トのデータは、指定された領域の最
初にアクセスすべきメモリアドレスの下位２ビ、）ＡＤ
Ｒ，？０〜ＡＤＲ３１に対応するものである。２０１は
セレクタ２００の選択出力が保持されるアドレス境界情
報レジスタ（第２レジスタ）、２ｅｘはアメ−である。
スＯＶＳ＊を決定するアクセス種類決定部（以下、単に
決定部と称する）である、ｊＩ４１Ｅｌは決定部２ｒの
構成を示すもので、２０＃はセレクタである。セレクタ
１００は後続するアダー１０１の出力またはＢパスｚ上
の２ピツシのデータのいずれか一方を選択する。ここで
８パス２上の２ビ、トのデータは、指定された領域の最
初にアクセスすべきメモリアドレスの下位２ビ、）ＡＤ
Ｒ，？０〜ＡＤＲ３１に対応するものである。２０１は
セレクタ２００の選択出力が保持されるアドレス境界情
報レジスタ（第２レジスタ）、２ｅｘはアメ−である。
アゲ−２０２はアドレス境界情報レジスタ（以下、ＢＮ
ＤＲと称する）２０１の出力ＢＮＤＡＤＲと後続するレ
ジスタ２０１の出力との加算を行ない、次にアクセスす
べきメモリアドレスの境界情報（アドレス境界情報）す
なわちメモリアドレスの下位２ビツトを算出するように
なっている。
ＤＲと称する）２０１の出力ＢＮＤＡＤＲと後続するレ
ジスタ２０１の出力との加算を行ない、次にアクセスす
べきメモリアドレスの境界情報（アドレス境界情報）す
なわちメモリアドレスの下位２ビツトを算出するように
なっている。
２０ＢはＲＯＭである。 ｌｉＬＯＭ ２０１はＢＮＤ
Ｒ２０１の出力ＢＮＤＡＤＲ（アドレス境界情報）と後
述するＤＬＲ２１１の出力ＤＬ（データ長）との連結情
報をＲＯＭアドレスとし、対応する位置からあらかじめ
記憶されているメモリアクセスの種類を出力するように
なっている。２０４はＲＯＭ２０３の出力が保持される
レジスタ、２０ｊはレジスタ２０４の出力をＣパス４（
の特定ライン）に出力する出力ｆｆ−）（以下、Ｇと称
する）である。２０６はＲＯＭである。ＲＯＭ ２０６
はＲＯＭ Ｊ ＯＪと同様にＢＮＤＲイ０１の出力ＢＮ
ＤＡＤｉＬとＤＬＲＪ １１の出力ＤＬとの連結情報を
ＲＯＭアドレスとし、対応する位置からあらかじめ記憶
されている次のメモリアドレスを計算するための数値デ
ータＡＬＰを出力するようになっている。
Ｒ２０１の出力ＢＮＤＡＤＲ（アドレス境界情報）と後
述するＤＬＲ２１１の出力ＤＬ（データ長）との連結情
報をＲＯＭアドレスとし、対応する位置からあらかじめ
記憶されているメモリアクセスの種類を出力するように
なっている。２０４はＲＯＭ２０３の出力が保持される
レジスタ、２０ｊはレジスタ２０４の出力をＣパス４（
の特定ライン）に出力する出力ｆｆ−）（以下、Ｇと称
する）である。２０６はＲＯＭである。ＲＯＭ ２０６
はＲＯＭ Ｊ ＯＪと同様にＢＮＤＲイ０１の出力ＢＮ
ＤＡＤｉＬとＤＬＲＪ １１の出力ＤＬとの連結情報を
ＲＯＭアドレスとし、対応する位置からあらかじめ記憶
されている次のメモリアドレスを計算するための数値デ
ータＡＬＰを出力するようになっている。
後述する主メモリ３０に対するアドレスがバイト単位で
指定される本実施例では、上記数値データＡＬＰは１回
のメモリアクセスで処理されるデータバイト数を示して
いる。更にこの数値ｒ−タＡＬＰは、データ列のデータ
長がバイト単位で指定される本実施例では、１回のメモ
リアクセスで処理されるデータ長を４示している。ここ
で本実施例におけるＲＯＭ ｊ Ｏ＆ 、 ２０ ｇの
共通のＲＯＭアドレスに対するＲＯＭ出力の具体例を下
記表に示す。
指定される本実施例では、上記数値データＡＬＰは１回
のメモリアクセスで処理されるデータバイト数を示して
いる。更にこの数値ｒ−タＡＬＰは、データ列のデータ
長がバイト単位で指定される本実施例では、１回のメモ
リアクセスで処理されるデータ長を４示している。ここ
で本実施例におけるＲＯＭ ｊ Ｏ＆ 、 ２０ ｇの
共通のＲＯＭアドレスに対するＲＯＭ出力の具体例を下
記表に示す。
この表において、ＢＷ（Ｂｙｔ＠Ｗｏｒｄ） 、１１
Ｗ （ＨａｌｆＷ＠ ｒ ｄ ）、およびＦ Ｗ （Ｉ
Ｆｕｌ ｌ Ｗｏｒｄ）はそれぞれパイト（１／＃イト
）アクセス、手詰（２バイト）アクセス、全語（４・青
イト）アクセスを示し、Ｒはリターン信号ＣＥＲＴＮ
Ｏ出力を示す、なお、データ長ＤＬに関し、実際に処理
すべきデータは、本実施例ではＤＩ、＋１バイトである
。ｓｏｙはＲＯＭ ２０ ｇの出力すなわち数値ｒ−タ
ＡＬＰが保持されるレジスタ、２０８はレジスタ２０ｒ
の出力（ムＬＰ）を九はレジスタｓｏｙの反転出力（補
数）のいずれか一方を選択するセレクタ、２０＃はレジ
スタｓｏｙの反転出力（ＡＬＰ）をムパス１に出力する
Ｇ（出力ｒ−ト）である。
Ｗ （ＨａｌｆＷ＠ ｒ ｄ ）、およびＦ Ｗ （Ｉ
Ｆｕｌ ｌ Ｗｏｒｄ）はそれぞれパイト（１／＃イト
）アクセス、手詰（２バイト）アクセス、全語（４・青
イト）アクセスを示し、Ｒはリターン信号ＣＥＲＴＮ
Ｏ出力を示す、なお、データ長ＤＬに関し、実際に処理
すべきデータは、本実施例ではＤＩ、＋１バイトである
。ｓｏｙはＲＯＭ ２０ ｇの出力すなわち数値ｒ−タ
ＡＬＰが保持されるレジスタ、２０８はレジスタ２０ｒ
の出力（ムＬＰ）を九はレジスタｓｏｙの反転出力（補
数）のいずれか一方を選択するセレクタ、２０＃はレジ
スタｓｏｙの反転出力（ＡＬＰ）をムパス１に出力する
Ｇ（出力ｒ−ト）である。
２１０は後続するアメ−２１２０出力またはＢパスｚ上
のデータのいずれか一方を選択するセレクタである。こ
こでＢパス２上のデータは指定されたデータ列のデータ
長ＤＬ・である。
のデータのいずれか一方を選択するセレクタである。こ
こでＢパス２上のデータは指定されたデータ列のデータ
長ＤＬ・である。
２１１はセレクタ２１０の選択出力が保持されるｒ−タ
長しゾスタ（第ルジスメ）、２１２はアメ−である。ア
ダー２１２はデータ長レジスタ（以下、ＤＬＲと称する
）２１１の出力ＤＬとセレクタ２０８の出力との加算を
行ない、逃゛珈ナベき（未処理の）データ長を算出する
ようになっている。
長しゾスタ（第ルジスメ）、２１２はアメ−である。ア
ダー２１２はデータ長レジスタ（以下、ＤＬＲと称する
）２１１の出力ＤＬとセレクタ２０８の出力との加算を
行ない、逃゛珈ナベき（未処理の）データ長を算出する
ようになっている。
再び第１図を参照すると、ＳＯは主メモリ、４０は主メ
モリ３ｏを制御するメモリ制御部である。５０はデータ
処理装置全体を制御する主側′御部、５１は主制御部５
ｏの中心を成す！イクｖｚｆログ之ム制御部（以下、Ｍ
Ｐｃと称する）である、５２はＭＰＣｊ Ｊの指示およ
びＣパス４上の情＠に応じてメモリアクセス等の指示を
メモリ制御部に与えるアクセス指示部である。
モリ３ｏを制御するメモリ制御部である。５０はデータ
処理装置全体を制御する主側′御部、５１は主制御部５
ｏの中心を成す！イクｖｚｆログ之ム制御部（以下、Ｍ
Ｐｃと称する）である、５２はＭＰＣｊ Ｊの指示およ
びＣパス４上の情＠に応じてメモリアクセス等の指示を
メモリ制御部に与えるアクセス指示部である。
５３は主メモリ３０からの読み出しデータまたｔｔ主メ
モ９３０への書き込みデータが保持されるメモリデータ
レジスタ（以下、ＭＤＲと称する）、５４は主メモリ３
０に対するメモリアドレスが保持されるメモリアドレス
レジスタ（以下、ｋはと称する）である、なお、演算制
御部１０゜メモリ制御部４０．および主制御部ｊ＃から
成る構成を主処理部と称する。
モ９３０への書き込みデータが保持されるメモリデータ
レジスタ（以下、ＭＤＲと称する）、５４は主メモリ３
０に対するメモリアドレスが保持されるメモリアドレス
レジスタ（以下、ｋはと称する）である、なお、演算制
御部１０゜メモリ制御部４０．および主制御部ｊ＃から
成る構成を主処理部と称する。
次に本発明一実施例の動作を、たとえば主メモリ３ｏの
１０００番地から始まる領域に格納されている１１バイ
トのデータ（ＤＬ・＝１０）を、主メモリｇｏの２００
３番地から始まる領域に移動する場合を例にとって説明
する。いま、主メモリＪ０の１０００番地からのデータ
列状、すでにデータファイル２Ｓに格納されているもの
とする。ｔた、上記データ列のデータ長ＤＬ・（ＤＬ・
＝１０）および当該データ列の書き込み先先頭アドレス
（２００３番地）の下位２ビ、ト（この場合は”１１’
）は、ＢＡＡｌ１経由して主制御部５０からデータ処理
部２０の決定部２ｒに与えられ、それぞれセレクタ２１
＃。
１０００番地から始まる領域に格納されている１１バイ
トのデータ（ＤＬ・＝１０）を、主メモリｇｏの２００
３番地から始まる領域に移動する場合を例にとって説明
する。いま、主メモリＪ０の１０００番地からのデータ
列状、すでにデータファイル２Ｓに格納されているもの
とする。ｔた、上記データ列のデータ長ＤＬ・（ＤＬ・
＝１０）および当該データ列の書き込み先先頭アドレス
（２００３番地）の下位２ビ、ト（この場合は”１１’
）は、ＢＡＡｌ１経由して主制御部５０からデータ処理
部２０の決定部２ｒに与えられ、それぞれセレクタ２１
＃。
ｚｏｏを介してＤＬＲＪ １１、ＢＮＤＲ７０１Ｋ保持
されているものとする。このような状態で第６図のマイ
クロプログラム処理手順に示されているように、ｌｉ！
ＰＣ５１はスタートマイクロ命令ＳＴムＲＴを実行する
。このスタートマイクロ命令８ＴＡＲＴはＭＰＣｊ １
の制御によ）データ処理部２０＠ｆｌＴＡＲ２１に保持
され、データ処理部２−が動作を開始する（ステ、プＡ
）、すなわちＮＰＣｌ２が８ＴＡＲ２１の保持内容に対
応するナノグログラムを実行する０次にマイクログログ
ラムはＢＡＬ （Ｂｒａｎｏｈ ＆ Ｌｉｎｋ） Ｙイ
タ１命令にょシ処理ルーチンに分岐する（ステｙ：’ｎ
ＬこＯ量データ処理部２０では、データファイル２Ｊに
格納されているｒ−夕月のうち必要な部分がレジスタ制
御部２６の制御によってＲ８ＬＢ Ｊ ｊの必要なバイ
ト位置に格納される。このレジスタ制御部２６の動作に
ついて、以下に詳細に説明する。
されているものとする。このような状態で第６図のマイ
クロプログラム処理手順に示されているように、ｌｉ！
ＰＣ５１はスタートマイクロ命令ＳＴムＲＴを実行する
。このスタートマイクロ命令８ＴＡＲＴはＭＰＣｊ １
の制御によ）データ処理部２０＠ｆｌＴＡＲ２１に保持
され、データ処理部２−が動作を開始する（ステ、プＡ
）、すなわちＮＰＣｌ２が８ＴＡＲ２１の保持内容に対
応するナノグログラムを実行する０次にマイクログログ
ラムはＢＡＬ （Ｂｒａｎｏｈ ＆ Ｌｉｎｋ） Ｙイ
タ１命令にょシ処理ルーチンに分岐する（ステｙ：’ｎ
ＬこＯ量データ処理部２０では、データファイル２Ｊに
格納されているｒ−夕月のうち必要な部分がレジスタ制
御部２６の制御によってＲ８ＬＢ Ｊ ｊの必要なバイ
ト位置に格納される。このレジスタ制御部２６の動作に
ついて、以下に詳細に説明する。
デー声処理部２０内では１バイト単位でデータが処理さ
れるようになってお〕、データファイル２Ｓに格納され
ているデータ列は１ｚ譬イトずつレジスタ２４に取シ出
された後、レジスタ制御部２６の制御によｌ） Ｒ８Ｌ
ＲＪ Ｓの必要な・肴イト位置に格納される。レジスタ
制御部２６はＮＰＣ２ｊの制御のもとにメモリライトの
種類、およびスタートマイクロ命令５ＴＡＲＴで指定さ
れた処理の種類に応じてＲ８ＬＲＪ ｌを制御する。す
なわちレジスタ制御部２６において、ＲＯＭ１１１はカ
ウンタ１１０のカウント出力（の下位２ビ、ト）および
スタートマイクロ命令で指定される処理の種類を示す情
報＊との連結され九情報で示されるＲＯＭアドレスに応
じて、対応する位置からイネーブル信号ＣＥＲ８０−Ｃ
ＥＲｇ Ｆを出力する。しかしてＲＢＬＲＪ ５内のレ
ジスタ１００゜１０２．１０４．１０６には、対応する
イネーブル信号ＣｌＲ１１０、ＣＥＲｇ ２ 、 ＣＥ
Ｒｇ ４ 、 ＣｌＲ８＃が有効（論理°１ｍ）である
場合に、クロ、り信号Ｒ８ＬＴに同期してレジスタ２４
の出力の上位４ぜｙ ） （ＤＲ８０〜ＤＲ８３）がう
、チされる。同じくレジスタ１０１．１０３，１０５，
１０１には、対応するイネーブル信号ＣＥＲ８１、ＣＥ
Ｒｇ ｊ 、 ＣＩＣＲ８５、ＣＥＲｇ ’ｊｌが有効
（論理′″１’）である場合に、クロ、り信号Ｒ８Ｌ丁
に同期してレジスタ２４の出力の下位４ビ、 ） （Ｄ
Ｒ８４〜ＤＲ８Ｆ ）がラッチされる。ここでレジスタ
１００，１０１の出力は３２ピツトデータ（Ｓ／４ス３
）のピット０〜ピ、ドアに対応し、・・・、レジスタ１
０６，１０１の出力はビット２４〜３１に対応している
。
れるようになってお〕、データファイル２Ｓに格納され
ているデータ列は１ｚ譬イトずつレジスタ２４に取シ出
された後、レジスタ制御部２６の制御によｌ） Ｒ８Ｌ
ＲＪ Ｓの必要な・肴イト位置に格納される。レジスタ
制御部２６はＮＰＣ２ｊの制御のもとにメモリライトの
種類、およびスタートマイクロ命令５ＴＡＲＴで指定さ
れた処理の種類に応じてＲ８ＬＲＪ ｌを制御する。す
なわちレジスタ制御部２６において、ＲＯＭ１１１はカ
ウンタ１１０のカウント出力（の下位２ビ、ト）および
スタートマイクロ命令で指定される処理の種類を示す情
報＊との連結され九情報で示されるＲＯＭアドレスに応
じて、対応する位置からイネーブル信号ＣＥＲ８０−Ｃ
ＥＲｇ Ｆを出力する。しかしてＲＢＬＲＪ ５内のレ
ジスタ１００゜１０２．１０４．１０６には、対応する
イネーブル信号ＣｌＲ１１０、ＣＥＲｇ ２ 、 ＣＥ
Ｒｇ ４ 、 ＣｌＲ８＃が有効（論理°１ｍ）である
場合に、クロ、り信号Ｒ８ＬＴに同期してレジスタ２４
の出力の上位４ぜｙ ） （ＤＲ８０〜ＤＲ８３）がう
、チされる。同じくレジスタ１０１．１０３，１０５，
１０１には、対応するイネーブル信号ＣＥＲ８１、ＣＥ
Ｒｇ ｊ 、 ＣＩＣＲ８５、ＣＥＲｇ ’ｊｌが有効
（論理′″１’）である場合に、クロ、り信号Ｒ８Ｌ丁
に同期してレジスタ２４の出力の下位４ビ、 ） （Ｄ
Ｒ８４〜ＤＲ８Ｆ ）がラッチされる。ここでレジスタ
１００，１０１の出力は３２ピツトデータ（Ｓ／４ス３
）のピット０〜ピ、ドアに対応し、・・・、レジスタ１
０６，１０１の出力はビット２４〜３１に対応している
。
ところで１回のメモリライト動作に対応するレジスタ制
御部２６の動作は、メモリライトの種類によって異なる
。すなわち、レジスタ制御部２６は、バイト書き込みで
あれば、カウンタ１１ｇ１０カウント出力（の下位２ビ
ツト）が′″００”で処理を終了し、半語書き込みであ
れば、カウンタ１１００カウント出力（の下位２ビツト
）が“０１”で処理を終了し、全語書き込みであれば、
カウンタ１１００カウント出力（の下位２ビツト）が“
１１１で処理を終了する。
御部２６の動作は、メモリライトの種類によって異なる
。すなわち、レジスタ制御部２６は、バイト書き込みで
あれば、カウンタ１１ｇ１０カウント出力（の下位２ビ
ツト）が′″００”で処理を終了し、半語書き込みであ
れば、カウンタ１１００カウント出力（の下位２ビツト
）が“０１”で処理を終了し、全語書き込みであれば、
カウンタ１１００カウント出力（の下位２ビツト）が“
１１１で処理を終了する。
仁のカウンタＩ Ｊ ０ＦｉＮＰＣＪ ２によって制御
され、初期状態においてオール“０”データがロードさ
れた後、メモリライトの種類に応じてりａ、り信号Ｃ３
ＣＬＫに同期して必要回数だけカウント出力ゾされる。
され、初期状態においてオール“０”データがロードさ
れた後、メモリライトの種類に応じてりａ、り信号Ｃ３
ＣＬＫに同期して必要回数だけカウント出力ゾされる。
前述したように１回のメモリライト動作で１バイトのデ
ータを書き込む（・肴イト書き込み）場合で、かつマイ
クロスタート命令５ＴＡＲＴでデータのメモリ内移動が
指定されている場合、ＲＯＭ１１１の出力すなわちＣＥ
Ｒｌｌ ０〜ＣＥＲ８７は全て有効となるようになって
いる。したがってレジスタ２４の出力（１バイト）はレ
ジスタ１００，１０１、レジスタ１０２゜１＃１、レジ
スタ１０４，１０１．およびレジスタ１０６．１０’／
に２ツチされる。すなわち、３２ピツト構成のＲＢＬＲ
Ｊ ５の４つのバイト位置には、同一の１バイトデータ
■（この例で社主メモリ３−の２００３番地に書き込む
べき７’ −タ）が保持される（第６図（イ）参照）。
ータを書き込む（・肴イト書き込み）場合で、かつマイ
クロスタート命令５ＴＡＲＴでデータのメモリ内移動が
指定されている場合、ＲＯＭ１１１の出力すなわちＣＥ
Ｒｌｌ ０〜ＣＥＲ８７は全て有効となるようになって
いる。したがってレジスタ２４の出力（１バイト）はレ
ジスタ１００，１０１、レジスタ１０２゜１＃１、レジ
スタ１０４，１０１．およびレジスタ１０６．１０’／
に２ツチされる。すなわち、３２ピツト構成のＲＢＬＲ
Ｊ ５の４つのバイト位置には、同一の１バイトデータ
■（この例で社主メモリ３−の２００３番地に書き込む
べき７’ −タ）が保持される（第６図（イ）参照）。
こむで半語書き込みおよび全語書き込みの場合について
も説明する。半語書き込みの場合、前述したようにレジ
スタ制御部２６の動作はカウンタ１１０のカウント出力
（の下位２バイト）が”０１”で終了する。明らかなよ
うにカウント出力が１００”のときのＲＯＭ １１１の
出力はバイト書き込みと同じであシ、ＲＢＬＲｊ ５の
内容は第６図（イ）Ｋ示される通夛となる０次にカウン
タ１１ｏＯカウント出力が１０１”となると、ＲＯＭ
Ｊ １１の出力が変化し、信号ＣＥＲ８ｊ 、 ＣＥＲ
８Ｊ 、 ＣＥＲｇ ｇ 、 ＣＥＲｇ Ｆだけが有効
となるようになっている。この結果、データ■に続いて
データファイル２３からレジスタ２４に取シ出される１
７肴イトデータ■はＲＢＬＲＪ １５のビット６〜ビ。
も説明する。半語書き込みの場合、前述したようにレジ
スタ制御部２６の動作はカウンタ１１０のカウント出力
（の下位２バイト）が”０１”で終了する。明らかなよ
うにカウント出力が１００”のときのＲＯＭ １１１の
出力はバイト書き込みと同じであシ、ＲＢＬＲｊ ５の
内容は第６図（イ）Ｋ示される通夛となる０次にカウン
タ１１ｏＯカウント出力が１０１”となると、ＲＯＭ
Ｊ １１の出力が変化し、信号ＣＥＲ８ｊ 、 ＣＥＲ
８Ｊ 、 ＣＥＲｇ ｇ 、 ＣＥＲｇ Ｆだけが有効
となるようになっている。この結果、データ■に続いて
データファイル２３からレジスタ２４に取シ出される１
７肴イトデータ■はＲＢＬＲＪ １５のビット６〜ビ。
ト１５、およびビット２４〜ビ、ト８１の２つのバイト
位置に２．チされる。したがってＲ８ＬＲ２５の内容は
、第６図（ロ）に示されるように上位・下位の半語（２
バイト）がそれぞれ同じ値（データ■およびデータ■か
ら成る半語）となる。
位置に２．チされる。したがってＲ８ＬＲ２５の内容は
、第６図（ロ）に示されるように上位・下位の半語（２
バイト）がそれぞれ同じ値（データ■およびデータ■か
ら成る半語）となる。
また、全語書き込みの場合、前述したようにレジスタ制
御部２６の動作はカラ６ンタ１１００カウント出力（の
下位２）々イト）が＠″１１１で終了する。明らか表よ
うにカウント出力が′″０１’までのＲＢＬＲ２ｊの内
容は第６図（イ）、（ロ）と同じである。そして、カウ
ンタ１１０のカウント出力が″１０”となると、ＲＯＭ
１１１の出力のうち信号ＣＩＣＲ８４、５だけが有効と
なるようになっている。この結果、データ■に続いてデ
ータファイル２３からレジスタ２４に取シ出される１バ
イトデータ■はＲＢＬＲｊ ５のピット１６〜ピット２
３０バイト位置にう、チされる（第６図（ハ）参照）、
そして、カウンタ１１０のカウント出力が′″１１”と
なると、ＲＯＭ Ｉ Ｊ ｊの出力が変化し、信号ＣＥ
Ｒ８６〜ＣＥＲ８７だけが有効となるようになっている
、この結果、データ■に続（１，ｅイトデータ■はＲ８
ＬＲｊ ５のピット２４〜ピ、ト３１の／母イト位置に
２．チされる。したがうて、Ｒ８ＬＲＪ ｊの内容は、
ＩＩＩＪ６図に）に示されるようにデータ■〜ｒ−タ■
から成る４バイト（全ｍｌ）のデータとなる。なお本実
施例において、バイト書き込みの場合は、第６図（イ）
に示されるＲ８ＬＲ２５の４つのバイト位置の下位の２
つのバイト位置のメモリアドレスに対応する部分の１Δ
イトデータが、主メモリ３ｏに対する書き込みデータと
して用いられる。また、半語書き込みの場合は、第６図
（ロ）Ｋ示されるＲ８ＬＲ２ｌの下位０２つのバイト位
置の２バイトデータが上記書き込みデータとして用いら
れる。また、全語書龜込みの場合は、第６図に）に示さ
れるＲ８ＬＲＪ ｊ Ｏ全て（４つ）のバイト位置のデ
ータ（４バイトデーク）がそｏｔｔ上記書き込みデータ
として用いられる。前述したレジスタ制御部２６０制御
により、ＭＰＣ５１がＢＡＬ動作を実行中に、主メモリ
３−の２００３番地に書き込むべ１１Δイトのデータが
Ｒ８ＬＲｊ ｊ Ｋ第６図（イ）に示されるように格納
された後、マイクロプログラムはステラｆＣに進む（第
５図参照）、このステ、グＣでは、ＭＰｏ ５１ Ｆ）
制御にょシ、Ｒ８ＬＩ Ｊ ｊ ノ内容が８パス３を経
由してＭＤＲ５Ｊに保持される。
御部２６の動作はカラ６ンタ１１００カウント出力（の
下位２）々イト）が＠″１１１で終了する。明らか表よ
うにカウント出力が′″０１’までのＲＢＬＲ２ｊの内
容は第６図（イ）、（ロ）と同じである。そして、カウ
ンタ１１０のカウント出力が″１０”となると、ＲＯＭ
１１１の出力のうち信号ＣＩＣＲ８４、５だけが有効と
なるようになっている。この結果、データ■に続いてデ
ータファイル２３からレジスタ２４に取シ出される１バ
イトデータ■はＲＢＬＲｊ ５のピット１６〜ピット２
３０バイト位置にう、チされる（第６図（ハ）参照）、
そして、カウンタ１１０のカウント出力が′″１１”と
なると、ＲＯＭ Ｉ Ｊ ｊの出力が変化し、信号ＣＥ
Ｒ８６〜ＣＥＲ８７だけが有効となるようになっている
、この結果、データ■に続（１，ｅイトデータ■はＲ８
ＬＲｊ ５のピット２４〜ピ、ト３１の／母イト位置に
２．チされる。したがうて、Ｒ８ＬＲＪ ｊの内容は、
ＩＩＩＪ６図に）に示されるようにデータ■〜ｒ−タ■
から成る４バイト（全ｍｌ）のデータとなる。なお本実
施例において、バイト書き込みの場合は、第６図（イ）
に示されるＲ８ＬＲ２５の４つのバイト位置の下位の２
つのバイト位置のメモリアドレスに対応する部分の１Δ
イトデータが、主メモリ３ｏに対する書き込みデータと
して用いられる。また、半語書き込みの場合は、第６図
（ロ）Ｋ示されるＲ８ＬＲ２ｌの下位０２つのバイト位
置の２バイトデータが上記書き込みデータとして用いら
れる。また、全語書龜込みの場合は、第６図に）に示さ
れるＲ８ＬＲＪ ｊ Ｏ全て（４つ）のバイト位置のデ
ータ（４バイトデーク）がそｏｔｔ上記書き込みデータ
として用いられる。前述したレジスタ制御部２６０制御
により、ＭＰＣ５１がＢＡＬ動作を実行中に、主メモリ
３−の２００３番地に書き込むべ１１Δイトのデータが
Ｒ８ＬＲｊ ｊ Ｋ第６図（イ）に示されるように格納
された後、マイクロプログラムはステラｆＣに進む（第
５図参照）、このステ、グＣでは、ＭＰｏ ５１ Ｆ）
制御にょシ、Ｒ８ＬＩ Ｊ ｊ ノ内容が８パス３を経
由してＭＤＲ５Ｊに保持される。
このとき、決定部２１からｃ−譬ス４上にメモリアクセ
スのコマンドが出方され、アクセス指示部５２に大刀さ
れる。この結果、アクセス指示部５２からメモリ制御部
４ｏにメモリアクセス指示が与えられ、メモリ制御部４
ｏの制御によって主メモリ３ｏの２００３番地に１バイ
トのデータが書き込まれる。
スのコマンドが出方され、アクセス指示部５２に大刀さ
れる。この結果、アクセス指示部５２からメモリ制御部
４ｏにメモリアクセス指示が与えられ、メモリ制御部４
ｏの制御によって主メモリ３ｏの２００３番地に１バイ
トのデータが書き込まれる。
次に上配決定部２７の動作について詳細に説明する。
ＤＬＲ２１１の出力ＤＬ（この場合ＤＬ＝ＤＬ、＝１０
）およびＢＮＤＲ２０１の出力ＢＮＤＡＤＲ（この場合
＠１１１”）ｄＲＯＭｊｏＪ、７６１に共通に与えられ
ている。 ＲＯＭ ２０３ 、 Ｊ Ｏ−は上記出力Ｄ
ＬおよびＢＮＤＡＤＲの連結情報で示されるＲＯＭアド
レス位置よ）、それぞれ対応するコマンド、数値データ
ＡＬＰを出力する。この場合、ＢＮＤＡＤＲ−“１１”
、ＤＬ＝１０ （＞１ ）であるため、前記表から明ら
かなようにバイトアクセス（ｎｗ）のコマンド、ＡＬＰ
＝ １ （バイト）の数値データがそれぞれ出力され
る。このコマンドは、主メモリＪＯの２００３番地（ア
ドレス境界情報は＠１１”）から１１バイト（２バイト
以上）のデータ列をアクセスする（書き込む）場合、第
７図の符号■に示されるように１回目のメモリアクセス
（メモリ２イト）動作で１バイトのデータをアクセスす
る（書き込む）ことを示すものである。 ＲＯＭ ２０
Ｊから出力されるコマンドはレジスタ２０４に保持さ
れ、Ｇ２０１を介して前述したようにＣパス４上に出力
される。一方、ＲＯＭ Ｊ Ｏ−から出力される数値デ
ータＡＬＰ （この場合ムＬＰ＝１）はレジスタ２０１
に保持されアメ−２０２に直接出力される。を九、レジ
スタｓｏｙの内容の反転出力（補数）すなわちＡＬＰは
セレクタ２０１１を介してアダー２１２に出力される。
ＤＬＲ２１１の出力ＤＬ（この場合ＤＬ＝ＤＬ、＝１０
）およびＢＮＤＲ２０１の出力ＢＮＤＡＤＲ（この場合
＠１１１”）ｄＲＯＭｊｏＪ、７６１に共通に与えられ
ている。 ＲＯＭ ２０３ 、 Ｊ Ｏ−は上記出力Ｄ
ＬおよびＢＮＤＡＤＲの連結情報で示されるＲＯＭアド
レス位置よ）、それぞれ対応するコマンド、数値データ
ＡＬＰを出力する。この場合、ＢＮＤＡＤＲ−“１１”
、ＤＬ＝１０ （＞１ ）であるため、前記表から明ら
かなようにバイトアクセス（ｎｗ）のコマンド、ＡＬＰ
＝ １ （バイト）の数値データがそれぞれ出力され
る。このコマンドは、主メモリＪＯの２００３番地（ア
ドレス境界情報は＠１１”）から１１バイト（２バイト
以上）のデータ列をアクセスする（書き込む）場合、第
７図の符号■に示されるように１回目のメモリアクセス
（メモリ２イト）動作で１バイトのデータをアクセスす
る（書き込む）ことを示すものである。 ＲＯＭ ２０
Ｊから出力されるコマンドはレジスタ２０４に保持さ
れ、Ｇ２０１を介して前述したようにＣパス４上に出力
される。一方、ＲＯＭ Ｊ Ｏ−から出力される数値デ
ータＡＬＰ （この場合ムＬＰ＝１）はレジスタ２０１
に保持されアメ−２０２に直接出力される。を九、レジ
スタｓｏｙの内容の反転出力（補数）すなわちＡＬＰは
セレクタ２０１１を介してアダー２１２に出力される。
なお、レジスタ１０１の内容すなわちＡＬＰがセレクタ
２０８を介してアダー２１２に出力されるのは、メモリ
アクセスが指定された領域の最終アドレスから先頭アド
レスに向って行なわれる場合である。そして、アダー２
０２にてＢＮＤＲｊ Ｏｆの出力ＢＮＤＡＤＲと数値デ
ータＡＬＰとの加算が行なわれ、次にメモリアクセスす
べき主メモリ３ｏのメモリアドレスの下位２ピ、ト（ア
ドレス境界情報）が算出される。このアダー２０２の出
力はセレクタ２００を介してＢＮＤＲ２０Ｊ ＧＣ保持
される。この例ではＢＮＤＡＤＲ＝ ＠１１”、ＡＬＰ
−１（２進表示で１０１つであシ、ＢＮＤＲ２０１の
新たな内容、すなわち次にメモリアクセスすべき主メモ
リ３０のメモリアドレスの下位２ビット社″″００ｍと
なる。ｉた、アダー２１２では、ＤＬＲ２Ｊ １の出力
ＤＬと数値データＡＬＰの補数との加算、すなわちＤ
Ｌ −ＡＬＰが行なわれ、処理すべき（未更新の）デー
タ列のデータ長が算出される。このアダー２１２の出力
はセレクタ２１０を介してＤＬＲ２１１に保持される。
２０８を介してアダー２１２に出力されるのは、メモリ
アクセスが指定された領域の最終アドレスから先頭アド
レスに向って行なわれる場合である。そして、アダー２
０２にてＢＮＤＲｊ Ｏｆの出力ＢＮＤＡＤＲと数値デ
ータＡＬＰとの加算が行なわれ、次にメモリアクセスす
べき主メモリ３ｏのメモリアドレスの下位２ピ、ト（ア
ドレス境界情報）が算出される。このアダー２０２の出
力はセレクタ２００を介してＢＮＤＲ２０Ｊ ＧＣ保持
される。この例ではＢＮＤＡＤＲ＝ ＠１１”、ＡＬＰ
−１（２進表示で１０１つであシ、ＢＮＤＲ２０１の
新たな内容、すなわち次にメモリアクセスすべき主メモ
リ３０のメモリアドレスの下位２ビット社″″００ｍと
なる。ｉた、アダー２１２では、ＤＬＲ２Ｊ １の出力
ＤＬと数値データＡＬＰの補数との加算、すなわちＤ
Ｌ −ＡＬＰが行なわれ、処理すべき（未更新の）デー
タ列のデータ長が算出される。このアダー２１２の出力
はセレクタ２１０を介してＤＬＲ２１１に保持される。
この例ではＤＬ−１０、ＡＬＰ ＝ １であシ、ＤＬＲ
２１１の新たな内容、すなわち処理すべきデータ列のデ
ータ長ＤＬは９（バイト）となる。
２１１の新たな内容、すなわち処理すべきデータ列のデ
ータ長ＤＬは９（バイト）となる。
前記ステップＣ（第５図参照）にて主メモリＳＯ（の２
００３番地）に対するメモリアクセスが行なわれ、（１
バイトの）データ書き込みが実行されると、ＭＰＣ５１
はステ、ゾＤを実行する。このステ、ｆＤでは、ステ、
ｆＣのメモリアクセスで主メモリ３０に書き込まれたデ
ータのデータ長に対応してメモリアドレスを更新して次
のメモリアクセス（メモリライトアクセス）のためのメ
モリアドレスを求める処理が行なわれる。このメモリア
ドレス更新の九めにレジスタ２０１の保持内容すなわち
数値データＡＬＰが用いられる。ｔず数値データＡＬＰ
の反転出力が０２０９よ、９Ａパス１上に出力される。
００３番地）に対するメモリアクセスが行なわれ、（１
バイトの）データ書き込みが実行されると、ＭＰＣ５１
はステ、ゾＤを実行する。このステ、ｆＤでは、ステ、
ｆＣのメモリアクセスで主メモリ３０に書き込まれたデ
ータのデータ長に対応してメモリアドレスを更新して次
のメモリアクセス（メモリライトアクセス）のためのメ
モリアドレスを求める処理が行なわれる。このメモリア
ドレス更新の九めにレジスタ２０１の保持内容すなわち
数値データＡＬＰが用いられる。ｔず数値データＡＬＰ
の反転出力が０２０９よ、９Ａパス１上に出力される。
なお、数値データＡＬＰの反転出力を用いるのはＡパス
Ｊ カ＠ ｏ ＃レベル真値のＧ４スであるためであり
、Ｇ２０＃に代えてＧ２０５のようにナンド出力のｒ−
）を用いる場合には数値データＡＬＰをそのまま出力す
ることになる。一方、ｌｔ＆Ｒ５４の保持内容はＢパス
２上に出力される。
Ｊ カ＠ ｏ ＃レベル真値のＧ４スであるためであり
、Ｇ２０＃に代えてＧ２０５のようにナンド出力のｒ−
）を用いる場合には数値データＡＬＰをそのまま出力す
ることになる。一方、ｌｔ＆Ｒ５４の保持内容はＢパス
２上に出力される。
しかして演算制御部１ｏにおけるアダー１１にテＡ ）
４ス１上の数値データＡＬＰとＢバスｚ上のＭＡＲ５４
の保持内容（メモリアドレス）との加算がＭＰＣ５１の
制御の庵とで行なわれ、次のメモリアクセスの丸めのメ
モリアドレスが算出される。この例ではＡＬｉ’ ＝
１、ＭＡＲ５４の内容（現メモリアドレス）＝１００３
番地であるため、新メモリアドレスとして２００４番地
が求められる。アダー１１の出力は８・々ス３を介して
ＭＡＲ５４に保持される。これによ、り、ＭＡＲ５４の
内容（メモリアドレス）が更新されたことになる。
４ス１上の数値データＡＬＰとＢバスｚ上のＭＡＲ５４
の保持内容（メモリアドレス）との加算がＭＰＣ５１の
制御の庵とで行なわれ、次のメモリアクセスの丸めのメ
モリアドレスが算出される。この例ではＡＬｉ’ ＝
１、ＭＡＲ５４の内容（現メモリアドレス）＝１００３
番地であるため、新メモリアドレスとして２００４番地
が求められる。アダー１１の出力は８・々ス３を介して
ＭＡＲ５４に保持される。これによ、り、ＭＡＲ５４の
内容（メモリアドレス）が更新されたことになる。
一方、ステップＤにおける上述し九ｉイクログログラム
制御によるアドレス更新処理の間に、データ処理部２０
では次に主メモリ３０に書き込むべきデータをデータフ
ァイル２ｊによす取シ出してＲ８ＬＲ２５に格納する処
理が行なわれる。
制御によるアドレス更新処理の間に、データ処理部２０
では次に主メモリ３０に書き込むべきデータをデータフ
ァイル２ｊによす取シ出してＲ８ＬＲ２５に格納する処
理が行なわれる。
なお、この処理は実際にはステ、グＣから行なわれてお
シ、処理パイ）ＩＱが２バイト以下の場合゛にはステ、
グＣの期間で処理が終了する。この場合には、メモリア
ドレスが２００４番地すなわちメモリアドレスの下位２
ピ、ト（アドレス境界情報）が＠００＃であシ（このこ
とは前述したようにアダー２０２の出力が保持されるＢ
ＮＤＲ２０Ｊの出力ＢＮＤＡＤＲで示される）、未更新
のデータ長ＤＬが９（バイト）である（このことは前述
したようにアダー２１２の出力が保持されるＤＬＲＪ
１１の出力ＤＬで示される）ため、（２００４番地から
の）全語書き込みとなる。
シ、処理パイ）ＩＱが２バイト以下の場合゛にはステ、
グＣの期間で処理が終了する。この場合には、メモリア
ドレスが２００４番地すなわちメモリアドレスの下位２
ピ、ト（アドレス境界情報）が＠００＃であシ（このこ
とは前述したようにアダー２０２の出力が保持されるＢ
ＮＤＲ２０Ｊの出力ＢＮＤＡＤＲで示される）、未更新
のデータ長ＤＬが９（バイト）である（このことは前述
したようにアダー２１２の出力が保持されるＤＬＲＪ
１１の出力ＤＬで示される）ため、（２００４番地から
の）全語書き込みとなる。
したがって、前述したレジスタ制御部２６の詳細な動作
説明から明らかなように、Ｒ８ＬＲＪｊ０４つのバイト
位置にはそれぞれ異なる１バイトのｒ−夕が格納される
ことになる。
説明から明らかなように、Ｒ８ＬＲＪｊ０４つのバイト
位置にはそれぞれ異なる１バイトのｒ−夕が格納される
ことになる。
ステ、グＤの処理が終了すると、ＭＰＣ５１はステラｆ
Ｅを実行する。このステ、グＥではデータ処理部２０の
８１４１ｍ２５の保持内容がＳパス３を経由してＭＤＲ
ｊ Ｊに保持される。このとき、決定部２ｒからＣｚ４
ス４上にメモリアクセスのコマンドが出力され、アクセ
ス指示部に入力される。この結果、アクセス指示部５２
がらメモリ制御部４０にメモリアクセス指示が与えられ
、メモリ制御部４００制御によりて主メモリＳＯに対す
るメモリアクセスが行なわれる。この場合に社、前述し
た決定部２１の詳細な動作説明から類推できるように、
上記コマンドは全語ア／−に、＊（ＦＷ）を指示するコ
マンドである。したがって、メモリ制御部４０の制御に
よって、第７図の符号■に示されるように２回目のメモ
リアクセス（メモリライトアクセス）動作で主メ毫り３
００２００４番地から４バイトのデータが全語書き込み
される。
Ｅを実行する。このステ、グＥではデータ処理部２０の
８１４１ｍ２５の保持内容がＳパス３を経由してＭＤＲ
ｊ Ｊに保持される。このとき、決定部２ｒからＣｚ４
ス４上にメモリアクセスのコマンドが出力され、アクセ
ス指示部に入力される。この結果、アクセス指示部５２
がらメモリ制御部４０にメモリアクセス指示が与えられ
、メモリ制御部４００制御によりて主メモリＳＯに対す
るメモリアクセスが行なわれる。この場合に社、前述し
た決定部２１の詳細な動作説明から類推できるように、
上記コマンドは全語ア／−に、＊（ＦＷ）を指示するコ
マンドである。したがって、メモリ制御部４０の制御に
よって、第７図の符号■に示されるように２回目のメモ
リアクセス（メモリライトアクセス）動作で主メ毫り３
００２００４番地から４バイトのデータが全語書き込み
される。
また、ステ、グＥにおける上述したメモリアクセスの間
に、データ処理部２０の決定部２７で祉次にメモリアク
セスすべき主メモリＳＯのメモリアドレスの下位２ビ、
ト（アドレス境界情報）が算出される。この算出結果ｈ
ＢＮＤＲ２ｏ１−に保持される。同じくデータ処理部
２０の決定部２１で社尚該ステ、！翼におけるメモリア
クセス動作の終了後の未処理データのデータ長が算出さ
れる。この算出結果はＤＬＲ２Ｊ １に保持される。し
かして、’ＥｔＯＭ２０３．２０６はＢ団准１０１の出
力ＢＮＤＡＤＲおよびＤＬＲＪ １１の出力ＤＬの連結
情報で示されるＲＯＭアドレス位置よシそれぞれ対応す
るコマンド、数値データＡＬＰを出力する。これらＲＯ
Ｍ ２０ ｊ 、 Ｊ Ｏ−の出力はそれぞれレジスタ
２０４．２０１に保持され、次のステップＤにおけるア
ドレス計算、更に次のステ、グＥにおけるコマンド出力
等に用いられる。更にデータ処理部２０では、次に主メ
毫り３０に書き込むべきデータをデータファイル２Ｊよ
シ取シ出してＲ８ＬＲ、？ ５に格納する処理が行なわ
れる。なお、次に書き込むべきデータが４バイトとなる
場合には、上記Ｒ８ＬＲ２Ｂへの格納処理はステ、グＥ
で終了せず、次のステップＤの間に４継続される。
に、データ処理部２０の決定部２７で祉次にメモリアク
セスすべき主メモリＳＯのメモリアドレスの下位２ビ、
ト（アドレス境界情報）が算出される。この算出結果ｈ
ＢＮＤＲ２ｏ１−に保持される。同じくデータ処理部
２０の決定部２１で社尚該ステ、！翼におけるメモリア
クセス動作の終了後の未処理データのデータ長が算出さ
れる。この算出結果はＤＬＲ２Ｊ １に保持される。し
かして、’ＥｔＯＭ２０３．２０６はＢ団准１０１の出
力ＢＮＤＡＤＲおよびＤＬＲＪ １１の出力ＤＬの連結
情報で示されるＲＯＭアドレス位置よシそれぞれ対応す
るコマンド、数値データＡＬＰを出力する。これらＲＯ
Ｍ ２０ ｊ 、 Ｊ Ｏ−の出力はそれぞれレジスタ
２０４．２０１に保持され、次のステップＤにおけるア
ドレス計算、更に次のステ、グＥにおけるコマンド出力
等に用いられる。更にデータ処理部２０では、次に主メ
毫り３０に書き込むべきデータをデータファイル２Ｊよ
シ取シ出してＲ８ＬＲ、？ ５に格納する処理が行なわ
れる。なお、次に書き込むべきデータが４バイトとなる
場合には、上記Ｒ８ＬＲ２Ｂへの格納処理はステ、グＥ
で終了せず、次のステップＤの間に４継続される。
ステ、グＥのメモリアクセス処理が終了すゐと、再びス
テラｆＤに戻シ、指定されたデータ数の処理が終了する
までステ、デＤ、Ｅが繰〕反し実行される。この指定さ
れたデータ数の処理終了は、次にメモリアクセスすべき
主メモリＪＯのメモリアドレスの下位２ピ、トすなわち
ＢＮＤＲ２０１の出力ＢＮＤＡＤＲ、および未処理デー
タのデータ長すなわちＤＬＲｊ Ｊ Ｊの出力ＤＬ（と
次にメモリアクセスされるデータのバイト数）で決定す
るととができる。そこで本実施例で祉、前記表に示され
るように１データ処理終了に該癲する上記出力ＢＮＤＡ
ＤＲ訃よびＤＬの連結情報で示されるＲＯＭ ２０ Ｊ
のアドレス位置に、メモリアクセスの種類を示すコマン
ドのほかにリターン信号ＣＥＲＴＮの出力情報Ｒをあら
がじめ記憶させている。
テラｆＤに戻シ、指定されたデータ数の処理が終了する
までステ、デＤ、Ｅが繰〕反し実行される。この指定さ
れたデータ数の処理終了は、次にメモリアクセスすべき
主メモリＪＯのメモリアドレスの下位２ピ、トすなわち
ＢＮＤＲ２０１の出力ＢＮＤＡＤＲ、および未処理デー
タのデータ長すなわちＤＬＲｊ Ｊ Ｊの出力ＤＬ（と
次にメモリアクセスされるデータのバイト数）で決定す
るととができる。そこで本実施例で祉、前記表に示され
るように１データ処理終了に該癲する上記出力ＢＮＤＡ
ＤＲ訃よびＤＬの連結情報で示されるＲＯＭ ２０ Ｊ
のアドレス位置に、メモリアクセスの種類を示すコマン
ドのほかにリターン信号ＣＥＲＴＮの出力情報Ｒをあら
がじめ記憶させている。
２度目のステップＤで紘、前回のメモリアクセスにお゛
けるメモリアドレス２００４番地および、数値データＡ
ＬＰに基づいて、次のメモリアドレス２０”０４１番地
が算出される。続いて２度目のステップＥにおいて、３
回目のメモリアクセス動作が行なわれ、第７図の符号■
に示されるように主メモリ３０の２００８番地から４バ
イトのデータが全語書き込みされる。更に次の（３ｆ目
）のステ、ｆＤでは、同じく前回のメモリアドレス２０
０８番地および数値データＡＬＰに基づいて、次のメモ
リアドレス２０１２番地が算出される。そして、続く（
３度目の）ステ、７＃Ｅにおいて、４回目のメモリアク
セス動作が行なわれ、第７図の符号■に示されるように
主メモリＳ０の２０１２番地から２バイトのデータが半
語書き込みされ、データ処理部２０の決定部２１から出
力されるリターン信号ＣＥＲＴＮによってＭＰＣ５１は
メインルーチンにリターンする。この結果、データ処理
部２０の処理動作も終了する。
けるメモリアドレス２００４番地および、数値データＡ
ＬＰに基づいて、次のメモリアドレス２０”０４１番地
が算出される。続いて２度目のステップＥにおいて、３
回目のメモリアクセス動作が行なわれ、第７図の符号■
に示されるように主メモリ３０の２００８番地から４バ
イトのデータが全語書き込みされる。更に次の（３ｆ目
）のステ、ｆＤでは、同じく前回のメモリアドレス２０
０８番地および数値データＡＬＰに基づいて、次のメモ
リアドレス２０１２番地が算出される。そして、続く（
３度目の）ステ、７＃Ｅにおいて、４回目のメモリアク
セス動作が行なわれ、第７図の符号■に示されるように
主メモリＳ０の２０１２番地から２バイトのデータが半
語書き込みされ、データ処理部２０の決定部２１から出
力されるリターン信号ＣＥＲＴＮによってＭＰＣ５１は
メインルーチンにリターンする。この結果、データ処理
部２０の処理動作も終了する。
このように本実施例によれば、
■ 未処理データのデータ長およびメモリアクセスすべ
き主メモリ３０のメモリアドレスＯ下位２ピ、ト（アド
レス境界悄１１）に基づいて、主メモリＳ０に対するメ
モリアクセスの種類（バイトアクセス、半語アクセス、
全一アクセス）を一義的に決定する論理、並びにこのメ
モリアクセスに対応した／４イト数のデータを適切なパ
イＦ位置に出力する論理によって、１回のメモリアクセ
スで１バイトだけでなく、２バイト処理、４バイト処理
が行なえるので、メモリアクセス同数を著しく減少でき
、データ処理速度の高速化が図れる。
き主メモリ３０のメモリアドレスＯ下位２ピ、ト（アド
レス境界悄１１）に基づいて、主メモリＳ０に対するメ
モリアクセスの種類（バイトアクセス、半語アクセス、
全一アクセス）を一義的に決定する論理、並びにこのメ
モリアクセスに対応した／４イト数のデータを適切なパ
イＦ位置に出力する論理によって、１回のメモリアクセ
スで１バイトだけでなく、２バイト処理、４バイト処理
が行なえるので、メモリアクセス同数を著しく減少でき
、データ処理速度の高速化が図れる。
■ 上記■に示したようにメモリアクセスの種類の決定
、データの取）揃えか！イクログログツム処理によらず
に行なわれるので、マイクロプログラムのステツブ数が
減少し、データ処理速度の一層の高速化が図れゐ。
、データの取）揃えか！イクログログツム処理によらず
に行なわれるので、マイクロプログラムのステツブ数が
減少し、データ処理速度の一層の高速化が図れゐ。
■ ＢＡＬマイクロ命令によシデータ処理のサブルーチ
ンに分岐し、未処理データのデータ長およびメモリアク
セスすべき主メモリ３ｏのメモリアドレスの下位２ピツ
トに基づいて、データ処理の終了を判断してリターン信
号を出力し、データ処理を終了する論理によって、マイ
クロプログラムによりｙ”−声処理の終了を判断するも
のにくらべてデータ処理速度の一層の高速化が図れる。
ンに分岐し、未処理データのデータ長およびメモリアク
セスすべき主メモリ３ｏのメモリアドレスの下位２ピツ
トに基づいて、データ処理の終了を判断してリターン信
号を出力し、データ処理を終了する論理によって、マイ
クロプログラムによりｙ”−声処理の終了を判断するも
のにくらべてデータ処理速度の一層の高速化が図れる。
■ マイクロゾログラム制御部（ＭＰＣ）による１１Ａ
Ｌ動作、アドレス更新のための加算制御、メモリアクセ
ス制御の間にも、スタートレジスタ（５ＴＡＲ） 、？
Ｊに保持されている！イクー命令に基づいて、データ
処理部２０においてメモリアクセスの種類を示すコマン
ドの生成、必要なバイト数のデータの必要なバイト位置
への取〕揃えなどの各種データ処理が並行して行なわれ
るので、データ処理速度の一層の高速化が図れる。
Ｌ動作、アドレス更新のための加算制御、メモリアクセ
ス制御の間にも、スタートレジスタ（５ＴＡＲ） 、？
Ｊに保持されている！イクー命令に基づいて、データ
処理部２０においてメモリアクセスの種類を示すコマン
ドの生成、必要なバイト数のデータの必要なバイト位置
への取〕揃えなどの各種データ処理が並行して行なわれ
るので、データ処理速度の一層の高速化が図れる。
なお、前記実施例では、未処理データのデータ長および
メモリアクセスすべき主メモリ、１−のメモリアドレス
の下位２ピｙ）Ｋ基づいてデータ処理の終了を判断する
論理を設けた場合について説明したが、本発明の要旨に
よれば、！イクログログツムによってデータ処理の終了
を判断するようにしてもよい、また、前記実施例では、
マイクログログ２五制御部（ＭＰｃ）によるＭＡＬ動作
、アドレス更新のための加算制御などと並行してメモリ
アクセスの種類を示すコマンドの生成、データの取り揃
えなどの各種データ処理を行なう場合について説明し九
が、本発明の要旨によれば、必ずしも並行処理の必要は
ない。
メモリアクセスすべき主メモリ、１−のメモリアドレス
の下位２ピｙ）Ｋ基づいてデータ処理の終了を判断する
論理を設けた場合について説明したが、本発明の要旨に
よれば、！イクログログツムによってデータ処理の終了
を判断するようにしてもよい、また、前記実施例では、
マイクログログ２五制御部（ＭＰｃ）によるＭＡＬ動作
、アドレス更新のための加算制御などと並行してメモリ
アクセスの種類を示すコマンドの生成、データの取り揃
えなどの各種データ処理を行なう場合について説明し九
が、本発明の要旨によれば、必ずしも並行処理の必要は
ない。
以上詳述したように本発明のデータ処理装置によれば、
メモリアクセス回数が減少できるのでデータ処理速度の
高速化が図れる。
メモリアクセス回数が減少できるのでデータ処理速度の
高速化が図れる。
籐１図社本発明のデータ処理装置の一実施例を示すプロ
、り図、ｊ１２図は上記実施例におけるｌＡｌ１結果レ
ジスタ（Ｒ８ＬＲ）のレジスタ構成図、第３図は上記実
施例におけるレジスタ制御部の構成を示すプロ、り図、
第４図は上記実施例におけるアクセス種類決定部の構成
を示すブロック図、第５図は動作を説明するための処理
手順を示す図、第６図（（）〜に）拡処理結果レジスタ
（Ｒ８ＬＲ）へのデータ格納例を示す図、第７図は主メ
モリに対するメモリライトアクセス例を示す図である。 １０・・・演算制御部、１１，２０２，２１２・・・ア
メ−１２０・・・データ地理部、２１・・・スタートｌ
ジメタ（ＳＴＡＲ，第３レジスタ）、２２・・・ナノグ
ログ２ム制御部（ＮＰＣ）、２５・・・処理結果レジス
ｆｉ （Ｒ８ＬＲ）、２ ｇ−レジスタ制御部、２ｒ・
・・アクセス種類決定部、ＳＯ−・・主メモリ、４０・
・・メモリ制御部、５０−・主制御部、５１−マイクロ
グログ２ム制御部（ＭＰｃ）、ｊＪ・−７り−にス指示
部、５１・・・メモリデータレジスタ（ｌ［）Ｒ）、５
４・・・メモリアドレスレジスタ（ＭＡＲ）、１１０−
・カウンタ、１１１，２０３，２０６−ＲＯＭ、Ｊ６Ｊ
・・・アドレス境界情報レジスタ（ＢＮＤＲ、ｇ ２レ
ジスタ）、２１１・・・データ長レジスタ（ＤＬＲ，第
３レジスタ）。 出願人代理人 弁理士 鈴 江 武 彦第５図 第６図 第７図
、り図、ｊ１２図は上記実施例におけるｌＡｌ１結果レ
ジスタ（Ｒ８ＬＲ）のレジスタ構成図、第３図は上記実
施例におけるレジスタ制御部の構成を示すプロ、り図、
第４図は上記実施例におけるアクセス種類決定部の構成
を示すブロック図、第５図は動作を説明するための処理
手順を示す図、第６図（（）〜に）拡処理結果レジスタ
（Ｒ８ＬＲ）へのデータ格納例を示す図、第７図は主メ
モリに対するメモリライトアクセス例を示す図である。 １０・・・演算制御部、１１，２０２，２１２・・・ア
メ−１２０・・・データ地理部、２１・・・スタートｌ
ジメタ（ＳＴＡＲ，第３レジスタ）、２２・・・ナノグ
ログ２ム制御部（ＮＰＣ）、２５・・・処理結果レジス
ｆｉ （Ｒ８ＬＲ）、２ ｇ−レジスタ制御部、２ｒ・
・・アクセス種類決定部、ＳＯ−・・主メモリ、４０・
・・メモリ制御部、５０−・主制御部、５１−マイクロ
グログ２ム制御部（ＭＰｃ）、ｊＪ・−７り−にス指示
部、５１・・・メモリデータレジスタ（ｌ［）Ｒ）、５
４・・・メモリアドレスレジスタ（ＭＡＲ）、１１０−
・カウンタ、１１１，２０３，２０６−ＲＯＭ、Ｊ６Ｊ
・・・アドレス境界情報レジスタ（ＢＮＤＲ、ｇ ２レ
ジスタ）、２１１・・・データ長レジスタ（ＤＬＲ，第
３レジスタ）。 出願人代理人 弁理士 鈴 江 武 彦第５図 第６図 第７図
Claims (4)
- （１） ｆｆイクロ！ロログム制御方式のデータ処理
装置において、処理すべきデータのデータ長が保持され
る第２レジスタ、そのデータが置かれる主メモリのアド
レス境界情報が保持される第２レゾスタ、上記データ長
およびアドレス境界情報に基づいてメモリアクセスの種
類を決定する手段、このメモリアクセスの種類に対応し
て次のメモリアドレスを計算するためのデータを出力す
る手段、このメモリアドレスを計算するためのデータに
基づいて上記第１および第２レジスタの内容を更新する
手段、およびメモリライト時にそＯメ篭りライトの種−
に対応して必要なデータを必要なノ々イト位置に出力す
る手段を備え九データ処理部と、上記次のメモリアドレ
スを計算する丸めのデータおよび前回のメモリアドレス
に墓づいて次のメモリアクセスのためのメモリアドレス
を算出し、メモリアドレスレジスタに保持する手段、お
よび上記必要なバイト位置に出力され一＃：、ライトデ
ータをメモリデータレジスタに保持する手段を備え、上
記主メモリとの間で指定されたデータ長のデータのり−
ド／ライト処理を行なう主九塩部とを具備することを特
徴とするデータ処理装置。 - （２）上記主処理部はＢＡＬ（Ｂｒａｎ＠に暴Ｌ１亀ｋ
）マイクル命令によ〉上記指定されたデータ長のデータ
のり−ド／ツイト処理ルーチンを貴行することを特徴と
する特許請求の範囲第１項記載のデータ処理装置。 - （３） 上記データ処理部は上記第１および第２レジ
スタに保持されている上記データ長およびアドレス境界
情報に基づいてデータ処理終了を判断し、上記主処理部
にリターン信号を出力する手段を備えていることを特徴
とする特許請求の範囲第２項記載のデータ処理装置。 - （４） 上記データ処理部は、上記１１ＡＬマイクロ
命令に先行し、このデータ処理部の処理動作を指定する
スタートマイクロ命令が上記主処理部によって保持され
ゐ第３レジスタと、この第３レゾスタの保持内容に応じ
た制御動作を行なうナノ／ログラム制御部とを備えてい
ることを特徴とする特許錆求の範囲第３項記載のデータ
処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56155188A JPS5856164A (ja) | 1981-09-30 | 1981-09-30 | デ−タ処理装置 |
| US06/421,310 US4502115A (en) | 1981-09-30 | 1982-09-22 | Data processing unit of a microprogram control system for variable length data |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56155188A JPS5856164A (ja) | 1981-09-30 | 1981-09-30 | デ−タ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5856164A true JPS5856164A (ja) | 1983-04-02 |
| JPH0241053B2 JPH0241053B2 (ja) | 1990-09-14 |
Family
ID=15600405
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56155188A Granted JPS5856164A (ja) | 1981-09-30 | 1981-09-30 | デ−タ処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4502115A (ja) |
| JP (1) | JPS5856164A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59207481A (ja) * | 1983-05-12 | 1984-11-24 | Hitachi Ltd | デ−タ処理装置 |
| JPS60142439A (ja) * | 1983-12-29 | 1985-07-27 | Fujitsu Ltd | ストアバツフア装置 |
| JPS61165149A (ja) * | 1984-12-17 | 1986-07-25 | Fujitsu Ltd | ム−ブ命令制御方式 |
| JPS61221965A (ja) * | 1985-03-28 | 1986-10-02 | Nec Corp | ベクトル・デ−タ処理装置 |
| JPS61502565A (ja) * | 1984-06-26 | 1986-11-06 | モトロ−ラ・インコ−ポレ−テツド | 動的バスサイジングを有するデ−タプロセツサ |
| JPH05210573A (ja) * | 1992-01-31 | 1993-08-20 | Fujitsu Ltd | アドレス生成方法 |
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| US4761755A (en) * | 1984-07-11 | 1988-08-02 | Prime Computer, Inc. | Data processing system and method having an improved arithmetic unit |
| US4789957A (en) * | 1986-03-28 | 1988-12-06 | Texas Instruments Incorporated | Status output for a bit slice ALU |
| US5165039A (en) * | 1986-03-28 | 1992-11-17 | Texas Instruments Incorporated | Register file for bit slice processor with simultaneous accessing of plural memory array cells |
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| US5307474A (en) * | 1987-09-30 | 1994-04-26 | Mitsubishi Denki Kabushiki Kaisha | Apparatus and method for processing literal operand computer instructions |
| US4933847A (en) * | 1987-11-17 | 1990-06-12 | International Business Machines Corporation | Microcode branch based upon operand length and alignment |
| JPH0752405B2 (ja) * | 1988-12-14 | 1995-06-05 | 日本電気株式会社 | シングルチップマイクロコンピュータ |
| JPH02306338A (ja) * | 1989-02-03 | 1990-12-19 | Nec Corp | マイクロプログラム制御装置 |
| US5130797A (en) * | 1989-02-27 | 1992-07-14 | Mitsubishi Denki Kabushiki Kaisha | Digital signal processing system for parallel processing of subsampled data |
| JPH04220826A (ja) * | 1990-12-20 | 1992-08-11 | Fujitsu Ltd | 転送データ格納方式 |
| US5386531A (en) * | 1991-05-15 | 1995-01-31 | International Business Machines Corporation | Computer system accelerator for multi-word cross-boundary storage access |
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| JP3658101B2 (ja) * | 1996-09-13 | 2005-06-08 | 株式会社ルネサステクノロジ | データ処理装置 |
| US6128718A (en) * | 1997-08-28 | 2000-10-03 | Intel Corporation | Apparatus and method for a base address register on a computer peripheral device supporting configuration and testing of address space size |
| KR100266696B1 (ko) * | 1998-06-03 | 2000-09-15 | 김영환 | 직렬 통신 인터페이스 회로 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS51101435A (ja) * | 1975-03-04 | 1976-09-07 | Hitachi Ltd | |
| JPS5319728A (en) * | 1976-08-06 | 1978-02-23 | Fujitsu Ltd | Data treansfer processing system |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| UST843614I4 (ja) * | 1969-07-22 |
-
1981
- 1981-09-30 JP JP56155188A patent/JPS5856164A/ja active Granted
-
1982
- 1982-09-22 US US06/421,310 patent/US4502115A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS51101435A (ja) * | 1975-03-04 | 1976-09-07 | Hitachi Ltd | |
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0241053B2 (ja) | 1990-09-14 |
| US4502115A (en) | 1985-02-26 |
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