JPH0556551B2 - - Google Patents
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- JPH0556551B2 JPH0556551B2 JP60501709A JP50170985A JPH0556551B2 JP H0556551 B2 JPH0556551 B2 JP H0556551B2 JP 60501709 A JP60501709 A JP 60501709A JP 50170985 A JP50170985 A JP 50170985A JP H0556551 B2 JPH0556551 B2 JP H0556551B2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/382—Information transfer, e.g. on bus using universal interface adapter
- G06F13/387—Information transfer, e.g. on bus using universal interface adapter for adaptation of different data processing systems to different peripheral devices, e.g. protocol converters for incompatible systems, open system
-
- C—CHEMISTRY; METALLURGY
- C07—ORGANIC CHEMISTRY
- C07D—HETEROCYCLIC COMPOUNDS
- C07D231/00—Heterocyclic compounds containing 1,2-diazole or hydrogenated 1,2-diazole rings
- C07D231/02—Heterocyclic compounds containing 1,2-diazole or hydrogenated 1,2-diazole rings not condensed with other rings
- C07D231/10—Heterocyclic compounds containing 1,2-diazole or hydrogenated 1,2-diazole rings not condensed with other rings having two or three double bonds between ring members or between ring members and non-ring members
- C07D231/12—Heterocyclic compounds containing 1,2-diazole or hydrogenated 1,2-diazole rings not condensed with other rings having two or three double bonds between ring members or between ring members and non-ring members with only hydrogen atoms, hydrocarbon or substituted hydrocarbon radicals, directly attached to ring carbon atoms
-
- C—CHEMISTRY; METALLURGY
- C07—ORGANIC CHEMISTRY
- C07D—HETEROCYCLIC COMPOUNDS
- C07D405/00—Heterocyclic compounds containing both one or more hetero rings having oxygen atoms as the only ring hetero atoms, and one or more rings having nitrogen as the only ring hetero atom
- C07D405/02—Heterocyclic compounds containing both one or more hetero rings having oxygen atoms as the only ring hetero atoms, and one or more rings having nitrogen as the only ring hetero atom containing two hetero rings
- C07D405/06—Heterocyclic compounds containing both one or more hetero rings having oxygen atoms as the only ring hetero atoms, and one or more rings having nitrogen as the only ring hetero atom containing two hetero rings linked by a carbon chain containing only aliphatic carbon atoms
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4009—Coupling between buses with data restructuring
- G06F13/4018—Coupling between buses with data restructuring with data-width conversion
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Description
請求の範囲
１ 少なくとも２種のサイズのオペランドに対し
て演算をし、最大のオペランドサイズ以上のバス
ポートサイズを有するデータプロセツサであつ
て、 前記バスポートサイズと等幅のバスを用いて、
前記のオペランドサイズのうちの一つに等しいバ
スポートを有するバススレーブとの間でオペラン
ドを通信するためのバスコントローラを備え、 該バスコントローラは： 前記バス上にストローブ信号を与えて、第１バ
スサイクルを開始する第１手段； 転送すべきオペランドのサイズを示すオペラン
ドサイズ信号を前記バス上に与える第２手段； 前記ストローブ信号に応答して前記バススレー
ブが発生した肯定応答兼スレーブバスポートサイ
ズ信号をバスから受信する第２手段であつて、該
肯定応答兼スレーブバスポートサイズ信号は、要
求されたオペランドの少なくとも一部を成すデー
タがバス上に存在していることを知らせ、かつ、
当該バススレーブのバスポートサイズを示すとこ
ろの、第３手段； 要求されたオペランドの少なくとも一部を成す
前記データをバスから受信する第４手段； 前記肯定応答兼スレーブバスポートサイズ信号
および前記オペランドサイズ信号に基づき、該オ
ペランドが完全に通信されたか否かを決定する第
５手段； 前記オペランドが完全に通信されるまで、追加
のバスサイクルを開始する第６手段； を備えることを特徴とする動的バスサイジングを
有するデータプロセツサ。 ２ 前記第１手段が、追加の各バスサイクルを開
始するためのストローブ信号を前記バス上に与
え； 前記第３手段が、追加の各バスサイクルの間、
肯定応答兼スレーブバスポートサイズ信号をバス
から受信する； ところの請求の範囲第１項記載の動的バスサイジ
ングを有するデータプロセツサ。 発明の分野 本発明は、一般的にはデータプロセツサに関す
るものであり、更に詳しく云うと相異なるデータ
ポートサイズ（data port sizes）を有するシス
テム資源（リソース）（resources）と通信するこ
とができる動的バスサイジング（dynamic bus
sizing）を有するデータプロセツサに関する。 発明の背景 一般的に云うとデータプロセツサは同じ通信バ
スを用いて相異なる種類のシステム資源（リソー
ス）のすべてと通信する。例えば、データプロセ
ツサは同じ通信バスを用いて一次（primary）メ
モリと二次（secondary）メモリの両方と通信す
る。同様に、同じ通信バスが入出力制御装置（コ
ントローラ）およびそれと類似した装置と通信す
るために用いられるであろう。特定のシステムに
おいてデータポートサイズの合わない（非互換性
の）ために現存する共通の通信バスを使用できな
い資源（リソース）と通信する必要がある場合に
は、プロセツサのバスと資源（リソース）のバス
との間のデータ転送をバツフアリング（緩衝）す
るためにインタフエースアダプタ（interface
adapter）を用いなければならない。システムに
対して追加回路を付加するのに加えて、インタフ
エースデバイスはデータプロセツサがそのような
各々の転送に対する特定の指令（specific
durection）を与えることを要求する。 発明の要約 従つて、本発明の目的の１つは、ポートサイズ
の公倍数である通信バスを用いて、相異なるデー
タポートサイズを有する複数のシステム資源（リ
ソース）のうちのいずれとも通信できるバスコン
トローラを具備する動的バスサイジングを有する
データプロセツサを提供することである。 更に一般的に云うと、本発明の目的の１つは、
ポートサイズの公倍数である通信バスを用いて、
相異なるデータポートサイズを有する複数の利用
可能なバススレーブのうちのいずれとも通信する
任意のバスマスタにおける能力を具えた動的バス
サイジングを有するデータプロセツサを提供する
ことである。 これらのおよびその他の目的は、相異なるポー
トサイズの各々を収容する（accomodate）する
大きさに決められている通信バスを用いて、複数
の相異なるデータポートサイズのうちの任意の１
つを有する記憶装置（storage device）と通信す
るように適合されているデータプロセツサにおい
て達成される。好ましい形式においては、データ
プロセツサは、 記憶装置（storage device）にストローブ信号
を与え、通信バスを用いてオペランドが通信され
ることを表示する第１の論理回路と、 ストローブ信号に応答して記憶装置によつて与
えられた肯定応答信号（acknowledge signal）
を受信し、記憶装置が相異なるポートサイズのう
ちの選択された１つに対応する通信バスの一部を
用いてデータプロセツサとオペランドを通信する
準備ができていることを表示する第２の論理回路
と、 選択されたポートサイズに対応する通信バスの
部分を用いて、オペランドを完全に通信するのに
必要なだけ多数の選択されたポートサイズの装置
（unit）においてデータプロセツサと記憶装置と
の間でオペランドを通信する第３の論理回路とを
含む。 更に一般的な意味においては、本発明は相異な
るポートサイズの各々を収容する大きさに決めら
れている通信バスを用いて、複数の相異なるポー
トサイズのうちの任意の１つを有するバススレー
ブと通信するように任意のバスマスタを適合させ
るのに用いてもよい。この一般的な形式において
は、バスマスタは、 バススレーブにストローブ信号を与え、オペラ
ンドが通信バスを用いて通信されることを表示す
る第１の論理回路と、 ストローブ信号に応答してバススレーブによつ
て与えられた肯定応答信号（acknowledge
signal）を受信し、バススレーブが相異なるポー
トサイズのうちの選択された１つに対応する通信
バスの一部を用いてバスマスタと通信する準備が
できていることを表示する第２の論理回路と、 選択されたポートサイズに対応する通信バスの
部分を用いて、オペランドを完全に通信するのに
必要なだけ多数の選択されたポートサイズの装置
（unit）においてバスマスタとバススレーブとの
間でオペランドを通信する第３の論理回路とを含
む。
て演算をし、最大のオペランドサイズ以上のバス
ポートサイズを有するデータプロセツサであつ
て、 前記バスポートサイズと等幅のバスを用いて、
前記のオペランドサイズのうちの一つに等しいバ
スポートを有するバススレーブとの間でオペラン
ドを通信するためのバスコントローラを備え、 該バスコントローラは： 前記バス上にストローブ信号を与えて、第１バ
スサイクルを開始する第１手段； 転送すべきオペランドのサイズを示すオペラン
ドサイズ信号を前記バス上に与える第２手段； 前記ストローブ信号に応答して前記バススレー
ブが発生した肯定応答兼スレーブバスポートサイ
ズ信号をバスから受信する第２手段であつて、該
肯定応答兼スレーブバスポートサイズ信号は、要
求されたオペランドの少なくとも一部を成すデー
タがバス上に存在していることを知らせ、かつ、
当該バススレーブのバスポートサイズを示すとこ
ろの、第３手段； 要求されたオペランドの少なくとも一部を成す
前記データをバスから受信する第４手段； 前記肯定応答兼スレーブバスポートサイズ信号
および前記オペランドサイズ信号に基づき、該オ
ペランドが完全に通信されたか否かを決定する第
５手段； 前記オペランドが完全に通信されるまで、追加
のバスサイクルを開始する第６手段； を備えることを特徴とする動的バスサイジングを
有するデータプロセツサ。 ２ 前記第１手段が、追加の各バスサイクルを開
始するためのストローブ信号を前記バス上に与
え； 前記第３手段が、追加の各バスサイクルの間、
肯定応答兼スレーブバスポートサイズ信号をバス
から受信する； ところの請求の範囲第１項記載の動的バスサイジ
ングを有するデータプロセツサ。 発明の分野 本発明は、一般的にはデータプロセツサに関す
るものであり、更に詳しく云うと相異なるデータ
ポートサイズ（data port sizes）を有するシス
テム資源（リソース）（resources）と通信するこ
とができる動的バスサイジング（dynamic bus
sizing）を有するデータプロセツサに関する。 発明の背景 一般的に云うとデータプロセツサは同じ通信バ
スを用いて相異なる種類のシステム資源（リソー
ス）のすべてと通信する。例えば、データプロセ
ツサは同じ通信バスを用いて一次（primary）メ
モリと二次（secondary）メモリの両方と通信す
る。同様に、同じ通信バスが入出力制御装置（コ
ントローラ）およびそれと類似した装置と通信す
るために用いられるであろう。特定のシステムに
おいてデータポートサイズの合わない（非互換性
の）ために現存する共通の通信バスを使用できな
い資源（リソース）と通信する必要がある場合に
は、プロセツサのバスと資源（リソース）のバス
との間のデータ転送をバツフアリング（緩衝）す
るためにインタフエースアダプタ（interface
adapter）を用いなければならない。システムに
対して追加回路を付加するのに加えて、インタフ
エースデバイスはデータプロセツサがそのような
各々の転送に対する特定の指令（specific
durection）を与えることを要求する。 発明の要約 従つて、本発明の目的の１つは、ポートサイズ
の公倍数である通信バスを用いて、相異なるデー
タポートサイズを有する複数のシステム資源（リ
ソース）のうちのいずれとも通信できるバスコン
トローラを具備する動的バスサイジングを有する
データプロセツサを提供することである。 更に一般的に云うと、本発明の目的の１つは、
ポートサイズの公倍数である通信バスを用いて、
相異なるデータポートサイズを有する複数の利用
可能なバススレーブのうちのいずれとも通信する
任意のバスマスタにおける能力を具えた動的バス
サイジングを有するデータプロセツサを提供する
ことである。 これらのおよびその他の目的は、相異なるポー
トサイズの各々を収容する（accomodate）する
大きさに決められている通信バスを用いて、複数
の相異なるデータポートサイズのうちの任意の１
つを有する記憶装置（storage device）と通信す
るように適合されているデータプロセツサにおい
て達成される。好ましい形式においては、データ
プロセツサは、 記憶装置（storage device）にストローブ信号
を与え、通信バスを用いてオペランドが通信され
ることを表示する第１の論理回路と、 ストローブ信号に応答して記憶装置によつて与
えられた肯定応答信号（acknowledge signal）
を受信し、記憶装置が相異なるポートサイズのう
ちの選択された１つに対応する通信バスの一部を
用いてデータプロセツサとオペランドを通信する
準備ができていることを表示する第２の論理回路
と、 選択されたポートサイズに対応する通信バスの
部分を用いて、オペランドを完全に通信するのに
必要なだけ多数の選択されたポートサイズの装置
（unit）においてデータプロセツサと記憶装置と
の間でオペランドを通信する第３の論理回路とを
含む。 更に一般的な意味においては、本発明は相異な
るポートサイズの各々を収容する大きさに決めら
れている通信バスを用いて、複数の相異なるポー
トサイズのうちの任意の１つを有するバススレー
ブと通信するように任意のバスマスタを適合させ
るのに用いてもよい。この一般的な形式において
は、バスマスタは、 バススレーブにストローブ信号を与え、オペラ
ンドが通信バスを用いて通信されることを表示す
る第１の論理回路と、 ストローブ信号に応答してバススレーブによつ
て与えられた肯定応答信号（acknowledge
signal）を受信し、バススレーブが相異なるポー
トサイズのうちの選択された１つに対応する通信
バスの一部を用いてバスマスタと通信する準備が
できていることを表示する第２の論理回路と、 選択されたポートサイズに対応する通信バスの
部分を用いて、オペランドを完全に通信するのに
必要なだけ多数の選択されたポートサイズの装置
（unit）においてバスマスタとバススレーブとの
間でオペランドを通信する第３の論理回路とを含
む。
第１図は本発明によつて構成されたバスコント
ローラを有するデータプロセツサのブロツク図で
ある。 第２図は第１図のデータプロセツサのアドレス
バスインタフエースのブロツク図である。 第３図は第２図のアドレスバスインタフエース
のA0およびA1インタフエースのブロツク図であ
る。 第４図は第３図のA0／A1インタフエースのア
ドレス復元部分（address restore portion）の
詳細な概略図である。 第５図は第３図のA0インタフエースの詳細な
概略図であり、A1インタフエースも同じである。 第６図は第２図のアドレスバスインタフエース
のA2〜A16インタフエースのブロツク図である。 第７図は第２図のアドレスバスインタフエース
のA17〜A32インタフエースのブロツク図であ
る。 第８図は第６図のA2インタフエースの詳細な
概略図であり、A4、A6、A8、A10、A12、A14、
A16、A18、A20、A22、A24、A26、A28、A30
およびA32も同じである。 第９図は第６図のA3インタフエースの詳細な
概略図であり、A5、A7、A9、A11、A13、A15、
A17、A19、A21、A23、A25、A27、A29および
A31も同じである。 第１０図は第１図のデータプロセツサのデータ
バスインタフエースのブロツク図である。 第１１図は第１０図のデータバスインタフエー
スの内部データバスプリチヤージ部分の詳細な概
略図である。 第１２図Ａ、第１２図Ｂは第１０図のデータバ
スインタフエースの入力イネーブル部分（input
enable portion）の詳細な概略図である。 第１３図は第１０図のデータバスインタフエー
スのD0〜D7インタフエースのブロツク図であ
る。 第１４図は第１３図のD0〜D7インタフエース
用の制御部の詳細な説明図である。 第１５図は第１０図のデータバスインタフエー
スのD8〜D15インタフエースのブロツク図であ
る。 第１６図は第１５図のデータバスインタフエー
スのD8〜D23インタフエース用の制御部のブロ
ツク図である。 第１７図は第１６図のデータバスインタフエー
スのD8〜D15インタフエース用の制御部の詳細
な概略図である。 第１８図は第１６図のデータバスインタフエー
スのD16〜D23インタフエース用の制御部の詳細
な概略図である。 第１９図は第１０図のデータバスインタフエー
スのD16〜D23インタフエースのブロツク図であ
る。 第２０図は第１０図のデータバスインタフエー
スのD24〜D31インタフエースのブロツク図であ
る。 第２１図は第２０図のデータバスインタフエー
スのD31インタフエースの詳細な概略図であり、
他のインタフエースD0〜D30のすべは同じであ
る。 第２２図は第２０図のD24〜D31インタフエー
スの制御部の詳細な概略図である。 第２３図は第１図のデータプロセツサのバスコ
ントローラのブロツク図である。 第２４図は第２３図のバスコントローラのサイ
ズ制御部の詳細な概略図である。 第２５図は第２３図のバスコントローラのバイ
トラツチ制御部（byte latch control）の詳細な
概略図である。 第２６図は第２３図のバスコントローラの次の
アドレス制御部の詳細な概略図である。 第２７図は第２３図のバスコントローラのデー
タアドレスバツフアの詳細な概略図である。 第２８図は第２３図のバスコントローラのマイ
クロシーケンサ（microsequencer）のブロツク
図である。 第２９図は第２８図のマイクロシーケンサのデ
ータサイズ入力シンクロナイザ（synchronizer）
の詳細な概略図である。 第３０図は第２８図のマイクロシーケンサの終
了制御部（termination control）の詳細な概略
図である。 第３１図は第２８図のマイクロシーケンサの状
態制御部（state control）の詳細な概略図であ
る。 第３２図は第２８図のマイクロシーケンサのス
タートバスサイクル制御部（start bus cycle
control）の詳細な概略図である。 発明の概要 一定のサイズのオペランドについて動作を行う
ように適合されたデータプロセツサにおいて、オ
ペランドサイズの約数でもよいデータポートを有
する記憶装置２０とオペランドを通するバスコン
トローラ１４が具えられている。特定のサイズの
オペランドの転送を要求するバスコントローラ１
４からの信号に応答して、記憶装置２０はサイズ
信号を与え、要求された転送を扱うのに利用でき
るデータポートのサイズを示す。転送されるオペ
ランドのサイズおよび記憶装置２０のデータポー
トのサイズに応じて、バスコントローラ１４はオ
ペランドを完全に転送するためにオペランド転送
サイクルをいくつかのバスサイクルに分割しても
よい。このプロセスにおいて、バスコントローラ
１４はオペランドとデータポートとの間のアドレ
スミスアライメントを補償する。個々のオペラン
ドサイクルを構成するいくつかのバスサイクルと
区別するために、バスコントローラ１４は各オペ
ランドサイクルの第１バスサイクルの開始時にの
みオペランドサイクル開始サイクルを与える。 発明の説明 第１図には中央処理装置（CPU）１２、バス
コントローラ１４、アドレスバスインタフエース
１６、データバスインタフエース１８および記憶
装置（storage device）２０を含むデータプロセ
ツサ１０が図示されている。一般的に云うと、
CPU１２はユーザ指定順序の命令を実行し、そ
れらの命令の各々は１つ又は複数の16ビツトワー
ドからなる。これらの命令の各々は適当な順序で
記憶装置２０から読出されなければならない。こ
のような各命令を実行する過程において、CPU
１２は８ビツトバイト、16ビツトワード又は32ビ
ツトロング（long）（長）ワードについて特定さ
れた動作を実行することを要求されるかもしれな
い。これらのデータオペランドの大部分は記憶装
置２０から読出され、又は記憶装置２０に書込ま
れなければならない。ロングワード動作（long
word operation）に関して最適性能を保証する
ために、CPU１２には32ビツトデータポートが
具えられている。他方、記憶装置２０がCPU１
２のデータポートよりも小さいデータポートを有
することが有利（又は不可避）であるかもしれな
い。たとえばこれらのポートサイズが同じでも、
CPU１２によつて要求されるオペランドは、そ
の特定の記憶装置２０のデータポートと均等に整
合（アライン）（align）していない記憶装置２０
内のアドレスにある（reside）かもしれない。オ
ペランドの不整合（ミスアライメント）
（misalignment）即ちCPU１２および記憶装置２
０のポートサイズ間の何らかの不一致
（mismatch）に関係なく、CPU１２と記憶装置
２０との間で要求されたデータ又は命令オペラン
ドを実際に転送する場合にアドレスバスインタフ
エース１６およびデータバスインタフエース１８
の作業を調整することはバスコントローラ１４の
責任である。 一般的に云うと、CPU１２はOPeration−
PENDing（動作依存）信号（OPPEND）をバス
コントローラ１４に実行する（assert）すること
によつてオペランド転送を要求する。同時に、
CPU１２はRead／Write−ReQuest（読出／書込
要求）信号（RQRW）を与えてオペランド転送
の指示を表示し、ReQuested−Size（要求された
サイズ）信号（＊RQS〔０：１〕）を与えて転送
されるオペランドのサイズを表示する。CPU１
２はまた32ビツトアドレス（Ａ〔０：31〕）を与
え、オペランドはそのアドレスへ、又はそのアド
レスから32ビツト内部アドレスバス（Internal
Address Bus）（＊IAB〔０：31〕）上に転送され
る。 ここではCPU１２がオペランド書込み
（operand write）を要求した瞬間を仮定すると、
バスコントローラ１４は簡潔にStart−OPerand
−CYcle（オペランドサイクル開始）信号
（SOPCY）を実行に移し（assert）アドレスバス
インタフエース１６に対しオペランドアドレスを
内部アドレスバス＊IAB上でラツチするように指
示する。同時に、バスコントローラ１４は三値状
態（TRISTATE）信号（＊TRISTATE）を否
定し、アドレスバスインタフエース１６がそのア
ドレスを32ビツト外部アドレスバス
（ADDRESSBUS）上で記憶装置２０に転送でき
るようにする。その後短時間の後に、バスコント
ローラ１４はアドレスストローブ（Address−
Strobe）信号（＊AS）を記憶装置２０に実行し、
有効なオペランドアドレスがADDRESSBUS上
にあることを表示する。 次にバスコントローラ１４はData−Output−
Buffer−to−Internal−Data−Bus（データ出力
バツフア−内部データバス）（DOBIDB）信号を
実行に移し、CPU１２に対しオペランドを32ビ
ツト内部データバス（IDB〔０：31〕）上でデータ
バスインタフエース１８へ与えるように指示す
る。バスコントローラ１４はまたDATABUS上
に置かれるオペランドのサイズを表示する
CURrent−Size（現在のサイズ）信号（＊CURS
〔０：１〕）と、ADDRESSBUS上のアドレスの
２つの低位（low order）アドレスビツトA0お
よびA1に対応するDATA−ADDress（データア
ドレス）信号（DATAADD〔０：１〕）と、及び
RW信号の現在の状態に対応するCURrent−
Read／Write（現在の読取／書込）信号（＊
CURRW；CURRW）信号をデータバスインタ
フエース１８に提供するであろう。 図示されている形式において、IDBは４バイト
に区分されており、I0は内部データビツトD31〜
D24から成り立ち、I1は内部データビツトD23〜
D16から成り立ち、I2は内部データビツトD15〜
D8から成り立ち、I3は内部データビツトD7〜D0
から成り立つている。転送されるオペランドのサ
イズに応じて、これらの内部バイトは外部データ
バスDATABUSに選択的に結合されなければな
らず、その外部データバスDATABUSもまた４
バイトに区分されており、E0は外部データビツ
トD31〜D24から成り立ち、E1は外部データビツ
トD23〜D16から成り立ち、E2は外部データビツ
トD15〜D8から成り立ち、E3は外部データビツ
トD7〜D0から成り立つている。 現在のオペランドサイズ（＊CURS〔０：11〕）
および現在のオペランドアドレス（DATAADD
〔０：１〕）に応じて、データバスインタフエース
１８はIAB上の利用できるバイトを下記のように
DATABUS上の適当なバイトに提供する。即ち、
ローラを有するデータプロセツサのブロツク図で
ある。 第２図は第１図のデータプロセツサのアドレス
バスインタフエースのブロツク図である。 第３図は第２図のアドレスバスインタフエース
のA0およびA1インタフエースのブロツク図であ
る。 第４図は第３図のA0／A1インタフエースのア
ドレス復元部分（address restore portion）の
詳細な概略図である。 第５図は第３図のA0インタフエースの詳細な
概略図であり、A1インタフエースも同じである。 第６図は第２図のアドレスバスインタフエース
のA2〜A16インタフエースのブロツク図である。 第７図は第２図のアドレスバスインタフエース
のA17〜A32インタフエースのブロツク図であ
る。 第８図は第６図のA2インタフエースの詳細な
概略図であり、A4、A6、A8、A10、A12、A14、
A16、A18、A20、A22、A24、A26、A28、A30
およびA32も同じである。 第９図は第６図のA3インタフエースの詳細な
概略図であり、A5、A7、A9、A11、A13、A15、
A17、A19、A21、A23、A25、A27、A29および
A31も同じである。 第１０図は第１図のデータプロセツサのデータ
バスインタフエースのブロツク図である。 第１１図は第１０図のデータバスインタフエー
スの内部データバスプリチヤージ部分の詳細な概
略図である。 第１２図Ａ、第１２図Ｂは第１０図のデータバ
スインタフエースの入力イネーブル部分（input
enable portion）の詳細な概略図である。 第１３図は第１０図のデータバスインタフエー
スのD0〜D7インタフエースのブロツク図であ
る。 第１４図は第１３図のD0〜D7インタフエース
用の制御部の詳細な説明図である。 第１５図は第１０図のデータバスインタフエー
スのD8〜D15インタフエースのブロツク図であ
る。 第１６図は第１５図のデータバスインタフエー
スのD8〜D23インタフエース用の制御部のブロ
ツク図である。 第１７図は第１６図のデータバスインタフエー
スのD8〜D15インタフエース用の制御部の詳細
な概略図である。 第１８図は第１６図のデータバスインタフエー
スのD16〜D23インタフエース用の制御部の詳細
な概略図である。 第１９図は第１０図のデータバスインタフエー
スのD16〜D23インタフエースのブロツク図であ
る。 第２０図は第１０図のデータバスインタフエー
スのD24〜D31インタフエースのブロツク図であ
る。 第２１図は第２０図のデータバスインタフエー
スのD31インタフエースの詳細な概略図であり、
他のインタフエースD0〜D30のすべは同じであ
る。 第２２図は第２０図のD24〜D31インタフエー
スの制御部の詳細な概略図である。 第２３図は第１図のデータプロセツサのバスコ
ントローラのブロツク図である。 第２４図は第２３図のバスコントローラのサイ
ズ制御部の詳細な概略図である。 第２５図は第２３図のバスコントローラのバイ
トラツチ制御部（byte latch control）の詳細な
概略図である。 第２６図は第２３図のバスコントローラの次の
アドレス制御部の詳細な概略図である。 第２７図は第２３図のバスコントローラのデー
タアドレスバツフアの詳細な概略図である。 第２８図は第２３図のバスコントローラのマイ
クロシーケンサ（microsequencer）のブロツク
図である。 第２９図は第２８図のマイクロシーケンサのデ
ータサイズ入力シンクロナイザ（synchronizer）
の詳細な概略図である。 第３０図は第２８図のマイクロシーケンサの終
了制御部（termination control）の詳細な概略
図である。 第３１図は第２８図のマイクロシーケンサの状
態制御部（state control）の詳細な概略図であ
る。 第３２図は第２８図のマイクロシーケンサのス
タートバスサイクル制御部（start bus cycle
control）の詳細な概略図である。 発明の概要 一定のサイズのオペランドについて動作を行う
ように適合されたデータプロセツサにおいて、オ
ペランドサイズの約数でもよいデータポートを有
する記憶装置２０とオペランドを通するバスコン
トローラ１４が具えられている。特定のサイズの
オペランドの転送を要求するバスコントローラ１
４からの信号に応答して、記憶装置２０はサイズ
信号を与え、要求された転送を扱うのに利用でき
るデータポートのサイズを示す。転送されるオペ
ランドのサイズおよび記憶装置２０のデータポー
トのサイズに応じて、バスコントローラ１４はオ
ペランドを完全に転送するためにオペランド転送
サイクルをいくつかのバスサイクルに分割しても
よい。このプロセスにおいて、バスコントローラ
１４はオペランドとデータポートとの間のアドレ
スミスアライメントを補償する。個々のオペラン
ドサイクルを構成するいくつかのバスサイクルと
区別するために、バスコントローラ１４は各オペ
ランドサイクルの第１バスサイクルの開始時にの
みオペランドサイクル開始サイクルを与える。 発明の説明 第１図には中央処理装置（CPU）１２、バス
コントローラ１４、アドレスバスインタフエース
１６、データバスインタフエース１８および記憶
装置（storage device）２０を含むデータプロセ
ツサ１０が図示されている。一般的に云うと、
CPU１２はユーザ指定順序の命令を実行し、そ
れらの命令の各々は１つ又は複数の16ビツトワー
ドからなる。これらの命令の各々は適当な順序で
記憶装置２０から読出されなければならない。こ
のような各命令を実行する過程において、CPU
１２は８ビツトバイト、16ビツトワード又は32ビ
ツトロング（long）（長）ワードについて特定さ
れた動作を実行することを要求されるかもしれな
い。これらのデータオペランドの大部分は記憶装
置２０から読出され、又は記憶装置２０に書込ま
れなければならない。ロングワード動作（long
word operation）に関して最適性能を保証する
ために、CPU１２には32ビツトデータポートが
具えられている。他方、記憶装置２０がCPU１
２のデータポートよりも小さいデータポートを有
することが有利（又は不可避）であるかもしれな
い。たとえばこれらのポートサイズが同じでも、
CPU１２によつて要求されるオペランドは、そ
の特定の記憶装置２０のデータポートと均等に整
合（アライン）（align）していない記憶装置２０
内のアドレスにある（reside）かもしれない。オ
ペランドの不整合（ミスアライメント）
（misalignment）即ちCPU１２および記憶装置２
０のポートサイズ間の何らかの不一致
（mismatch）に関係なく、CPU１２と記憶装置
２０との間で要求されたデータ又は命令オペラン
ドを実際に転送する場合にアドレスバスインタフ
エース１６およびデータバスインタフエース１８
の作業を調整することはバスコントローラ１４の
責任である。 一般的に云うと、CPU１２はOPeration−
PENDing（動作依存）信号（OPPEND）をバス
コントローラ１４に実行する（assert）すること
によつてオペランド転送を要求する。同時に、
CPU１２はRead／Write−ReQuest（読出／書込
要求）信号（RQRW）を与えてオペランド転送
の指示を表示し、ReQuested−Size（要求された
サイズ）信号（＊RQS〔０：１〕）を与えて転送
されるオペランドのサイズを表示する。CPU１
２はまた32ビツトアドレス（Ａ〔０：31〕）を与
え、オペランドはそのアドレスへ、又はそのアド
レスから32ビツト内部アドレスバス（Internal
Address Bus）（＊IAB〔０：31〕）上に転送され
る。 ここではCPU１２がオペランド書込み
（operand write）を要求した瞬間を仮定すると、
バスコントローラ１４は簡潔にStart−OPerand
−CYcle（オペランドサイクル開始）信号
（SOPCY）を実行に移し（assert）アドレスバス
インタフエース１６に対しオペランドアドレスを
内部アドレスバス＊IAB上でラツチするように指
示する。同時に、バスコントローラ１４は三値状
態（TRISTATE）信号（＊TRISTATE）を否
定し、アドレスバスインタフエース１６がそのア
ドレスを32ビツト外部アドレスバス
（ADDRESSBUS）上で記憶装置２０に転送でき
るようにする。その後短時間の後に、バスコント
ローラ１４はアドレスストローブ（Address−
Strobe）信号（＊AS）を記憶装置２０に実行し、
有効なオペランドアドレスがADDRESSBUS上
にあることを表示する。 次にバスコントローラ１４はData−Output−
Buffer−to−Internal−Data−Bus（データ出力
バツフア−内部データバス）（DOBIDB）信号を
実行に移し、CPU１２に対しオペランドを32ビ
ツト内部データバス（IDB〔０：31〕）上でデータ
バスインタフエース１８へ与えるように指示す
る。バスコントローラ１４はまたDATABUS上
に置かれるオペランドのサイズを表示する
CURrent−Size（現在のサイズ）信号（＊CURS
〔０：１〕）と、ADDRESSBUS上のアドレスの
２つの低位（low order）アドレスビツトA0お
よびA1に対応するDATA−ADDress（データア
ドレス）信号（DATAADD〔０：１〕）と、及び
RW信号の現在の状態に対応するCURrent−
Read／Write（現在の読取／書込）信号（＊
CURRW；CURRW）信号をデータバスインタ
フエース１８に提供するであろう。 図示されている形式において、IDBは４バイト
に区分されており、I0は内部データビツトD31〜
D24から成り立ち、I1は内部データビツトD23〜
D16から成り立ち、I2は内部データビツトD15〜
D8から成り立ち、I3は内部データビツトD7〜D0
から成り立つている。転送されるオペランドのサ
イズに応じて、これらの内部バイトは外部データ
バスDATABUSに選択的に結合されなければな
らず、その外部データバスDATABUSもまた４
バイトに区分されており、E0は外部データビツ
トD31〜D24から成り立ち、E1は外部データビツ
トD23〜D16から成り立ち、E2は外部データビツ
トD15〜D8から成り立ち、E3は外部データビツ
トD7〜D0から成り立つている。 現在のオペランドサイズ（＊CURS〔０：11〕）
および現在のオペランドアドレス（DATAADD
〔０：１〕）に応じて、データバスインタフエース
１８はIAB上の利用できるバイトを下記のように
DATABUS上の適当なバイトに提供する。即ち、
【表】
但し、小文字の“ｉ”は要求された接続ではな
く便宜上の接続を示す。データバスインタフエー
ス１８がDATABUS上にオペランドを設定する
のに十分な時間を保有した後に、バスコントロー
ラ１４はデータストローブ（Data−Strobe）信
号（＊DS）を実行に移し、DATABUS上のオペ
ランドが有効であるということを記憶装置２０に
知らせる。 アドレス−ストローブ（Address−Strobe）
（＊AS）を受信すると、記憶装置２０は
ADDRESSBUS上のアドレスを復号化（decode）
する。もしもそのアドレスがその特定の記憶装置
２０に対するアドレス範囲内にあることが決定さ
れると、記憶装置２０はオペランドをラツチする
ための準備をするであろう。このことを最もよく
促進するために、記憶装置２０はそのデータポー
トをDATABUSに接続させているので、記憶装
置２０のデータポートの高位バイト（high order
byte）（00）は下記のようにDATABUSの高位バ
イト（E0）と整合化（アライン）（align）される
であろう。即ち、
く便宜上の接続を示す。データバスインタフエー
ス１８がDATABUS上にオペランドを設定する
のに十分な時間を保有した後に、バスコントロー
ラ１４はデータストローブ（Data−Strobe）信
号（＊DS）を実行に移し、DATABUS上のオペ
ランドが有効であるということを記憶装置２０に
知らせる。 アドレス−ストローブ（Address−Strobe）
（＊AS）を受信すると、記憶装置２０は
ADDRESSBUS上のアドレスを復号化（decode）
する。もしもそのアドレスがその特定の記憶装置
２０に対するアドレス範囲内にあることが決定さ
れると、記憶装置２０はオペランドをラツチする
ための準備をするであろう。このことを最もよく
促進するために、記憶装置２０はそのデータポー
トをDATABUSに接続させているので、記憶装
置２０のデータポートの高位バイト（high order
byte）（00）は下記のようにDATABUSの高位バ
イト（E0）と整合化（アライン）（align）される
であろう。即ち、
【表】
従つて、データストローブ（Data−Strobe）
（＊DS）を受信すると、記憶装置２０はすべての
オペランドサイクルの第１バスサイクルの期間中
にはオペランドの少なくとも高位部分を常にラツ
チすることができる。オペランドのそれぞれの部
分を連続的に捕獲（caputure）した後に、記憶
装置２０はオペランド転送に肯定応答する
（acknowledging）Data−transfer−and Size−
ACKnowledge（データ転送およびサイズ肯定応
答）信号（＊DSACK〔０：１〕）を提供するであ
ろう。しかしながら、更に＊DSACK信号はまた
下記のようにその特定の記憶装置２０のデータポ
ートのサイズを表示する。即ち、 DSACK01 データポートの幅 00 （バスサイクル 未完了） 01 ８ビツト 10 16ビツト 11 32ビツト 既知のオペランドサイズ（operand Size）（Ｓ
〔０：１〕）およびCURrent−ADdress（＊
CURAD〔０：１〕）およびポートのサイズ（＊
DSACK〔０：１〕）を用いて、バスコントローラ
１４は下記のようにまだ受信されていないオペラ
ンドの残りの部分がもしあればそのサイズを決定
できる。即ち、
（＊DS）を受信すると、記憶装置２０はすべての
オペランドサイクルの第１バスサイクルの期間中
にはオペランドの少なくとも高位部分を常にラツ
チすることができる。オペランドのそれぞれの部
分を連続的に捕獲（caputure）した後に、記憶
装置２０はオペランド転送に肯定応答する
（acknowledging）Data−transfer−and Size−
ACKnowledge（データ転送およびサイズ肯定応
答）信号（＊DSACK〔０：１〕）を提供するであ
ろう。しかしながら、更に＊DSACK信号はまた
下記のようにその特定の記憶装置２０のデータポ
ートのサイズを表示する。即ち、 DSACK01 データポートの幅 00 （バスサイクル 未完了） 01 ８ビツト 10 16ビツト 11 32ビツト 既知のオペランドサイズ（operand Size）（Ｓ
〔０：１〕）およびCURrent−ADdress（＊
CURAD〔０：１〕）およびポートのサイズ（＊
DSACK〔０：１〕）を用いて、バスコントローラ
１４は下記のようにまだ受信されていないオペラ
ンドの残りの部分がもしあればそのサイズを決定
できる。即ち、
【表】
【表】
【表】
但し、
ｘ＝＞ドントケア（don't care）
ｉ＝＞バスサイクル 未完了
ｙ＝＞オペランドサイクル 完了
ｎ＝＞オペランドサイクル 未完了
従つて、例えば、もしも記憶装置２０のポート
サイズがDATABUSのサイズと同じであるなら
ば、或いはまた、もしもオペランドのサイズが記
憶装置２０のポートサイズより小さいか又はそれ
に等しいならば、バスコントローラ１４はオペラ
ンドのすべてが受信されオペランドサイクルは終
了されうるということを知るであろう。この時
に、もしも別のバスマスタ（図示されていない）
が通常バスの使用を待つている場合には、バスコ
ントローラ１４は＊TRISTATE（三値状態）信
号を実行に移し、アドレスバスインタフエース１
６にアドレスをADDRESSBUSから除去させる
であろう。いずれにしてもバスコントローラ１４
はTristate−Data−Bus（三値状態データバス）
信号（＊TSDS）を実行に移し、データバスイン
タフエース１８にオペランドをDATABUSから
除去させるであろう。同時に、バスコントローラ
１４はOPerand−CYcle−COMplete（オペラン
ドサイクル完了）信号（OPCYCOM）を実行に
移し、CPU１２に要求されたオペランド書込が
完了したことを知らせるであろう。最後に、バス
コントローラ１４はアドレスおよびデータストロ
ーブ（Address and Data Strobes）（＊ASおよ
び＊DS）を否定することによつてバスサイクル
を終了させるであろう。それに応答して、記憶装
置２０は＊DSACK信号を撤回する（取り消す）
（withdraw）であろう。この時に、通信バスは
CPU１２又はシステム内に存在する任意の他の
バスマスタ（図示されていない）によつて再び使
用可能になる。 もしもオペランドサイクルを完了するために追
加のバスサイクルが必要とされる場合には、バス
コントローラ１４は下記のように残りのオペラン
ドのアドレスの内の２つの低位ビツトA0および
A1を再計算するであろう。
サイズがDATABUSのサイズと同じであるなら
ば、或いはまた、もしもオペランドのサイズが記
憶装置２０のポートサイズより小さいか又はそれ
に等しいならば、バスコントローラ１４はオペラ
ンドのすべてが受信されオペランドサイクルは終
了されうるということを知るであろう。この時
に、もしも別のバスマスタ（図示されていない）
が通常バスの使用を待つている場合には、バスコ
ントローラ１４は＊TRISTATE（三値状態）信
号を実行に移し、アドレスバスインタフエース１
６にアドレスをADDRESSBUSから除去させる
であろう。いずれにしてもバスコントローラ１４
はTristate−Data−Bus（三値状態データバス）
信号（＊TSDS）を実行に移し、データバスイン
タフエース１８にオペランドをDATABUSから
除去させるであろう。同時に、バスコントローラ
１４はOPerand−CYcle−COMplete（オペラン
ドサイクル完了）信号（OPCYCOM）を実行に
移し、CPU１２に要求されたオペランド書込が
完了したことを知らせるであろう。最後に、バス
コントローラ１４はアドレスおよびデータストロ
ーブ（Address and Data Strobes）（＊ASおよ
び＊DS）を否定することによつてバスサイクル
を終了させるであろう。それに応答して、記憶装
置２０は＊DSACK信号を撤回する（取り消す）
（withdraw）であろう。この時に、通信バスは
CPU１２又はシステム内に存在する任意の他の
バスマスタ（図示されていない）によつて再び使
用可能になる。 もしもオペランドサイクルを完了するために追
加のバスサイクルが必要とされる場合には、バス
コントローラ１４は下記のように残りのオペラン
ドのアドレスの内の２つの低位ビツトA0および
A1を再計算するであろう。
【表】
次にバスコントローラ１４はNeXT−Address
（次のアドレス）信号（NXTA〔０：１〕）をアド
レスバスインタフエース１６へ与え新たな低位ア
ドレスビツトA0およびA1を表示するであろう。
もしも通信バスが現在のオペランドサイクルの以
前のバスサイクル以来、別の相異なるバスマスタ
（図示されていない）によつて使用されたとする
と、バスコントローラ１４はアドレス復元信号
（Address−Restore signal）（ARESTORE）を
実行に移し、アドレスバスインタフエース１６に
対してもとのより高位のアドレスビツト（＊IAD
〔２：31〕）を復元（restote）し、しかし２つの
新たな低位アドレスビツト（NXTA〔０：１〕）
を使用することを要求する。他方、もしも新たな
アドレスビツトがロールオーバ（roll over）し
た場合には、バスコントローラ１４は
INCrement−A2−through−A31信号
（INCA2A31）を実行に移し、アドレスバスイン
タフエース１６に対してもとのより高位のアドレ
スビツト（＊IAD〔２：31〕）を増分させかつその
増分されたアドレスを２つの新たな低位アドレス
ビツト（NXTA〔０：１〕）とともに使用するこ
とを要求する。この要求を予期して、アドレスバ
スインタフエース１６はより高位のアドレスビツ
トA2−A31をすでに増分してしまつている。従
つて、バスコントローラ１４は直ちにStart−
NeXT−BUS−Cycle信号（SNXTBC）を実行
に移し、アドレスバスインタフエース１６に対し
て新たなアドレスを用いて次のバスサイクルを開
始することを要求する。この時点以降、バスコン
トローラ１４は、上述したように、アドレスバス
インタフエース１６およびデータバスインタフエ
ース１８と協動する。もしも必要ならば、要求さ
れたオペランドの全部が受信されかつ記憶装置２
０にラツチされるまでこの順序（シーケンス）が
くり返される。 一般的に云つて、書込オペランドサイクルはオ
ペランドをバススレーブ（bus slave）に書込む
任意のバスマスタに関連して下記のように要約す
ることができる。即ち、 バスマスタ (1) 読出／書込（RW）を書込にセツトする。 (2)ADDRESSBUS上のアドレスをドライブする。 (3) サイズ（Ｓ〔０：１〕）をドライブする。 (4) アドレスストローブ（＊AS）を実行する。 (5) DATABUS上のオペランドバイトをドライ
ブする。 (6) データストローブ（＊DS）を実行する。 バススレーブ (1) ADDRESSBUS上のアドレスを復号化する。 (2) DATABUS上のオペランドバイトをラツチ
する。 (3) Data−transfer−and−Size−
ACKnowledge（データ転送およびサイズ肯定
応答）（＊DSACK〔０：１〕）を実行する。 バスマスタ (7) データストローブ（＊DS）を否定する。 (8) アドレスストローブ（＊AS）を否定する。 (9) DATABUSからオペランドバイトを除去す
る。 バススレーブ (4) Data−transfer−and−Size−
ACKnowledge（データ転送およびサイズ肯定
応答）（＊DSACK〔０：１〕）を否定する。 バスマスタ (10) すべてのオペランドが受信されないと、アド
レスおよびサイズを再計算し、(1)へ戻る。 (11) さもなければ、オペランドサイクル完了。 さてCPU１２がオペランド読取を要求したと
仮定する。書込の場合と同様に、バスコントロー
ラ１４は再び簡潔にStart−OPerand−CYcle（オ
ペランドサイクル開始）信号（SOPCY）を実行
し、アドレスバスインタフエース１６に対して内
部アドレスバス＊IAB上のオペランドアドレスを
ラツチするように指示する。同時に、バスコント
ローラ１４は（もしその時に実行されていれば）
三値状態信号＊TRISTATEを否定し、アドレス
バスインタフエース１６をイネーブルにしてアド
レス（Address）をADDRESSBUS上で記憶装置
２０へ転送できるようにする。バスコントローラ
１４はまた読出状態（Read state）においてRW
（読出／書込）を与えるであろう。 短時間の後に、バスコントローラ１４はアドレ
スストローブ信号＊ASを記憶装置２０に実行し、
有効なオペランドアドレスがADDRESSBUS上
にあることを表示する。内部的には、バスコント
ローラ１４はData−bus−Start−PreCHarGe
（データバスプリチヤージ開始）信号
（DSPCHG）を実行し、データバスインタフエー
ス１８に対して内部データバスIDBのプリチヤー
ジを開始することを指示する。更に加えて、バス
コントローラ１４は現在のオペランドサイズ（＊
CURS〔０：１〕）、現在の低位アドレスビツト
（DATAADD〔０：１〕）およびオペランド転送
の現在の方向（direction）（＊CURRW；
CURRW）をデータバスインタフエース１８へ
通過させる。 アドレスストローブ信号＊ASを受信すると、
記憶装置２０はADDRESSBUS上のアドレスを
復号化する。もしもそのアドレスがその特定の記
憶装置２０に対するアドレス範囲内にあることが
決定されるならば、記憶装置２０はその特定の記
憶装置２０のポートサイズに対してできるだけ多
くの要求されたオペランドをDATABUS上で与
えるであろう。次に記憶装置２０はData−
transfer−and−Size−ACKnowledge（データ転
送およびサイズ肯定応答）信号＊DSACKを与
え、要求されたオペランド（或いは少なくともそ
の一部分）がDATABUS上で利用可能なことを
表示する。上記に説明したように、＊DSACK記
号はまたその特定の記憶装置２０のデータポート
のサイズを表示する。 ポートのサイズ（＊IDSACK〔０：１〕）、現在
のオペランドサイズ（＊CURS〔０：１〕）および
アドレス（DATAADD〔０：１〕）に応じて、デ
ータバスインタフエース１８は下記のように
DATABUSのどのバイト（Ｅ〔０：３〕）が有効
かを決定することができる。即ち、
（次のアドレス）信号（NXTA〔０：１〕）をアド
レスバスインタフエース１６へ与え新たな低位ア
ドレスビツトA0およびA1を表示するであろう。
もしも通信バスが現在のオペランドサイクルの以
前のバスサイクル以来、別の相異なるバスマスタ
（図示されていない）によつて使用されたとする
と、バスコントローラ１４はアドレス復元信号
（Address−Restore signal）（ARESTORE）を
実行に移し、アドレスバスインタフエース１６に
対してもとのより高位のアドレスビツト（＊IAD
〔２：31〕）を復元（restote）し、しかし２つの
新たな低位アドレスビツト（NXTA〔０：１〕）
を使用することを要求する。他方、もしも新たな
アドレスビツトがロールオーバ（roll over）し
た場合には、バスコントローラ１４は
INCrement−A2−through−A31信号
（INCA2A31）を実行に移し、アドレスバスイン
タフエース１６に対してもとのより高位のアドレ
スビツト（＊IAD〔２：31〕）を増分させかつその
増分されたアドレスを２つの新たな低位アドレス
ビツト（NXTA〔０：１〕）とともに使用するこ
とを要求する。この要求を予期して、アドレスバ
スインタフエース１６はより高位のアドレスビツ
トA2−A31をすでに増分してしまつている。従
つて、バスコントローラ１４は直ちにStart−
NeXT−BUS−Cycle信号（SNXTBC）を実行
に移し、アドレスバスインタフエース１６に対し
て新たなアドレスを用いて次のバスサイクルを開
始することを要求する。この時点以降、バスコン
トローラ１４は、上述したように、アドレスバス
インタフエース１６およびデータバスインタフエ
ース１８と協動する。もしも必要ならば、要求さ
れたオペランドの全部が受信されかつ記憶装置２
０にラツチされるまでこの順序（シーケンス）が
くり返される。 一般的に云つて、書込オペランドサイクルはオ
ペランドをバススレーブ（bus slave）に書込む
任意のバスマスタに関連して下記のように要約す
ることができる。即ち、 バスマスタ (1) 読出／書込（RW）を書込にセツトする。 (2)ADDRESSBUS上のアドレスをドライブする。 (3) サイズ（Ｓ〔０：１〕）をドライブする。 (4) アドレスストローブ（＊AS）を実行する。 (5) DATABUS上のオペランドバイトをドライ
ブする。 (6) データストローブ（＊DS）を実行する。 バススレーブ (1) ADDRESSBUS上のアドレスを復号化する。 (2) DATABUS上のオペランドバイトをラツチ
する。 (3) Data−transfer−and−Size−
ACKnowledge（データ転送およびサイズ肯定
応答）（＊DSACK〔０：１〕）を実行する。 バスマスタ (7) データストローブ（＊DS）を否定する。 (8) アドレスストローブ（＊AS）を否定する。 (9) DATABUSからオペランドバイトを除去す
る。 バススレーブ (4) Data−transfer−and−Size−
ACKnowledge（データ転送およびサイズ肯定
応答）（＊DSACK〔０：１〕）を否定する。 バスマスタ (10) すべてのオペランドが受信されないと、アド
レスおよびサイズを再計算し、(1)へ戻る。 (11) さもなければ、オペランドサイクル完了。 さてCPU１２がオペランド読取を要求したと
仮定する。書込の場合と同様に、バスコントロー
ラ１４は再び簡潔にStart−OPerand−CYcle（オ
ペランドサイクル開始）信号（SOPCY）を実行
し、アドレスバスインタフエース１６に対して内
部アドレスバス＊IAB上のオペランドアドレスを
ラツチするように指示する。同時に、バスコント
ローラ１４は（もしその時に実行されていれば）
三値状態信号＊TRISTATEを否定し、アドレス
バスインタフエース１６をイネーブルにしてアド
レス（Address）をADDRESSBUS上で記憶装置
２０へ転送できるようにする。バスコントローラ
１４はまた読出状態（Read state）においてRW
（読出／書込）を与えるであろう。 短時間の後に、バスコントローラ１４はアドレ
スストローブ信号＊ASを記憶装置２０に実行し、
有効なオペランドアドレスがADDRESSBUS上
にあることを表示する。内部的には、バスコント
ローラ１４はData−bus−Start−PreCHarGe
（データバスプリチヤージ開始）信号
（DSPCHG）を実行し、データバスインタフエー
ス１８に対して内部データバスIDBのプリチヤー
ジを開始することを指示する。更に加えて、バス
コントローラ１４は現在のオペランドサイズ（＊
CURS〔０：１〕）、現在の低位アドレスビツト
（DATAADD〔０：１〕）およびオペランド転送
の現在の方向（direction）（＊CURRW；
CURRW）をデータバスインタフエース１８へ
通過させる。 アドレスストローブ信号＊ASを受信すると、
記憶装置２０はADDRESSBUS上のアドレスを
復号化する。もしもそのアドレスがその特定の記
憶装置２０に対するアドレス範囲内にあることが
決定されるならば、記憶装置２０はその特定の記
憶装置２０のポートサイズに対してできるだけ多
くの要求されたオペランドをDATABUS上で与
えるであろう。次に記憶装置２０はData−
transfer−and−Size−ACKnowledge（データ転
送およびサイズ肯定応答）信号＊DSACKを与
え、要求されたオペランド（或いは少なくともそ
の一部分）がDATABUS上で利用可能なことを
表示する。上記に説明したように、＊DSACK記
号はまたその特定の記憶装置２０のデータポート
のサイズを表示する。 ポートのサイズ（＊IDSACK〔０：１〕）、現在
のオペランドサイズ（＊CURS〔０：１〕）および
アドレス（DATAADD〔０：１〕）に応じて、デ
ータバスインタフエース１８は下記のように
DATABUSのどのバイト（Ｅ〔０：３〕）が有効
かを決定することができる。即ち、
【表】
【表】
現在のオペランドサイズ（＊CURS〔０：１〕）
および現在のオペランドアドレス（DATAADD
〔０：１〕）に応じて、データバスインタフエース
１８は上述したようにDATABUS上の有効なバ
イト（valid bytes）を内部データバスIDBの適
当なバイトに結合させる。現在のオペランドサイ
ズ（Ｓ〔０：１〕）だけを用いて、バスコントロー
ラ１４は次にData−Bus−IN−put；Latch−
Byte（データバス入力：ラツチバイト）信号
（DBINLB〔０：３〕）を与え、下記のように内部
データバスIDBのどのバイト（Ｉ〔０：３〕）が有
効かを示すことができる。即ち、
および現在のオペランドアドレス（DATAADD
〔０：１〕）に応じて、データバスインタフエース
１８は上述したようにDATABUS上の有効なバ
イト（valid bytes）を内部データバスIDBの適
当なバイトに結合させる。現在のオペランドサイ
ズ（Ｓ〔０：１〕）だけを用いて、バスコントロー
ラ１４は次にData−Bus−IN−put；Latch−
Byte（データバス入力：ラツチバイト）信号
（DBINLB〔０：３〕）を与え、下記のように内部
データバスIDBのどのバイト（Ｉ〔０：３〕）が有
効かを示すことができる。即ち、
【表】
データバス入力ラツチバイト信号DBINLBに応
答して、CPU１２はIDB上でデータバスインタ
フエース１８によつて与えられた有効なバイトを
適当な宛先レジスタ（destination register）（図
示されていない）にラツチするであろう。 現在のオペランドサイズ（Ｓ〔０：１〕）および
アドレス（＊CURAD〔０：１〕）およびポートの
サイズ（＊DSACK〔０：１〕）を用いて、バスコ
ントローラ１４は、書込の場合に上述したのと同
じような方法で、要求されたオペランドのうちの
どれほど多くが残つていて記憶装置２０によつて
与えられるかを決定することができる。従つて、
例えば、もしも記憶装置２０のポートサイズが
DATABUSのサイズと同じであるか、又はもし
もオペランドのサイズが記憶装置２０のポートサ
イズより小さいか又はそれと等しい場合には、バ
スコントローラ１４はオペランドのすべてが受信
されかつオペランドサイクルを終了させることが
できるということを知るであろう。この場合にお
いて、バスコントローラ１４はアドレスストロー
ブ信号＊ASおよびデータストローブ信号＊DSを
否定することによつてバスサイクルを終了させる
であろう。同時に、バスコントローラ１４は
TriState−Data−Bus（三値状態データバス）信
号＊TSDBを実行し、データバスインタフエース
１８を強制的にDATABUSから分離するように
させる（decouple）。バスコントローラ１４はま
たデータバス入力ラツチバイト信号DBINLBを
除去し、次にオペランドサイクル終了
（OPerand−CYcle−COMplete）信号
OPCYCOMを実行し、CPU１２に対して要求さ
れたオペランド読出が完了したことを知らせるで
あろう。短時間の後に、もしも別のバスマスタ
（図示されていない）が通信バスの使用を要求し
た場合には、バスコントローラ１４は三値状態信
号＊TRISTATEを実行し、アドレスバスインタ
フエース１６に対して強制的にアドレスを
ADDRESSBUSから除去させるであろう。アド
レスストローブ信号＊ASおよびデータストロー
ブ信号＊DSの否定に応答して、記憶装置２０は
オペランドバイトをDATABUSから撤回し（取
り消し）、次にデータ転送およびサイズ肯定応答
（Data−transfer−and−Size−ACKnowledge）
信号＊DSACKを終了させるであろう。この時点
において、通信バスはCPU１２又はシステム内
に存在するかもしれない任意の他のバスマスタ
（図示されていない）によつて再び使用できるよ
うになる。 もしもオペランドサイクルを完了させるために
追加のバスサイクルが必要とされる場合には、バ
スコントローラ１４は上述したように残つている
オペランドのアドレスの２つの低位ビツトA0お
よびA1を再計算するであろう。次にバスコント
ローラ１４はアドレスバスインタフエース１６に
対して新たな低位アドレスビツトA0およびA1
（NXTA〔０：１〕）を与えるであろう。もしも通
信バスが現在のオペランドサイクルの以前のバス
サイクル以来、別のバスマスタ（図示されていな
い）によつて使用された場合には、バスコントロ
ーラ１４はARESTOREを実行し、アドレスバス
インタフエースに対してもとのより高位のアドレ
スビツト（＊IAD〔２：31〕）を復元する
（restore）が、２つの新たな低位アドレスビツト
（NXTA〔０：１〕）を使用することを要求するで
あろう。他方、もしも新たなアドレスビツトがロ
ールオーバ（roll over）してしまつている場合
には、バスコントローラ１４はINCA2A31（INC
rement−A2−through−A31）を実行し、アド
レスバスインタフエース１６に対してもとのより
高位のアドレスビツト（＊IAD〔２：31〕）を増分
させ、その結果生じたアドレスを２つの新たな低
位アドレスビツト（NXTA〔０：１〕）とともに
用いることを要求するであろう。上記に示したよ
うに、アドレスバスインタフエース１６はこの要
求を予期してより高位のアドレスビツトA2−
A31をすでに増分させてしまつている。従つて、
バスコントローラ１４は直ちに（SNXTBC）を
実行し、アドレスバスインタフエース１６に対し
て新たなアドレスを用いて次のバスサイクルを開
始することを要求することができる。この時点以
降、バスコントローラ１４は上述したようにアド
レスバスインタフエース１６およびデータバスイ
ンタフエース１８と協動する。もしも必要なら
ば、要求されたオペランドのすべてが受信され、
CPU１２にラツチされるまでこの順序はくり返
される。 一般的に云うと、読取サイクルはバススレーブ
からオペランドを読取る任意のバスマスタに関連
して下記のように要約することができる。即ち、 バスマスタ (1) 読出／書込を読取にセツトする。 (2) ADDRESSBUS上にアドレスをドライブす
る。 (3) サイズ（Ｓ〔０：１〕）をドライブする。 (4) アドレスストローブ（＊AS）を実行する。 (5) データストローブ（＊DS）を実行する。 バススレーブ (1) ADDRESSBUS上のアドレスを復号化する。 (2) DATABUS上のオペランドバイトをドライ
ブする。 (3) Data−transfer−and−Size−
ACKnowledge（データ転送およびサイズ肯定
応答）（＊DSACK〔０：１〕）を実行する。 バスマスタ (6) オペランドバイトをレジスタにラツチする。 (7) データストローブ（＊DS）を否定する。 (8) アドレスストローブ（＊AS）を否定する。 バススレーブ (4) オペランドバイトをDATABUSから除去す
る。 (5) Data−transfer−and−Size−
ACKnowledge（データ転送およびサイズ肯定
応答）（＊DSACK〔０：１〕）を否定する。 バスマスタ (9) もしもすべてのオペランドバイトが受信され
ていない場合には、アドレスおよびサイズを再
計算し(1)へ戻る。 (10) さもなければ、オペランドサイクルは完了す
る。 第２図に示されているように、アドレスバスイ
ンタフエース１６の好ましい実施例はA0A1イン
タフエース２２、A2A16インタフエース２４お
よびA17A31インタフエース２６から成り立つて
いる。第３図から明らかなように、A0A1インタ
フエース２２はADDress RESTore（アドレス復
元）２８、A0インタフエース３０およびA0イン
タフエース３０と同等のA1インタフエース３２
からなる。ADDREST（ADDress RESTore）２
８およびA0インタフエース３０の詳細な模式図
はそれぞれ第４図および第５図に図示されてい
る。第６図に示されているように、A2A16イン
タフエース２４はそれぞれA2−A16インタフエ
ース３４〜６２から成り立つている。同様に、第
７図に示されているようにA17A31インタフエー
ス２６はそれぞれA17〜A31インタフエース６４
〜９２から成り立つている。A2インタフエース
３４の詳細な模式図が第８図に図示されている。
A4、A6、A8、A10、A12、A14、A16、A18、
A20、A22、A24、A26、A28およびA30インタフ
エースはそれぞれ３８，４２，４６，５０，５
４，５８，６２，６６，７０，７４，７８，８
２，８６および９０に対応しており、それぞれ第
８図と同等である。同様に、A3インタフエース
３６の詳細な模式図が第９図に図示されている。
A5、A7、A9、A11、A13、A15、A17、A19、
A21、A23、A25、A27、A29およびA31インタフ
エースはそれぞれ４０，４４，４８，５２，５
６，６０，６４，６８，７２，７６，８０，８
４，８８および９２に対応しておりそれぞれ第９
図と同等である。 第１０図に図示されているように、データバス
インタフエース１８の好ましい実施例はInternal
Data Bus PreCHarGe（内部データバスプリチヤ
ージ）（IDBPCHG）９４、INPUT ENable（入
力イネーブル）（INPUTEN）９６、D0〜D7イ
ンタフエース９８、D8〜D15インタフエース１
００、D16〜D23インタフエース１０２および
D24〜D31インタフエース１０４から成り立つて
いる。IDBPCHG９４の詳細な模式図は第１１図
に図示されている。INPUTEN９６の詳細な模
式図は第１２図に図示されている。第１３図から
明らかなように、D0〜D7インタフエース９８は
D0〜D7ConTroL（制御部）（D07CTL）１０６お
よびD0〜D7インタフエース１０８〜１２２から
それぞれ成り立つている。D07CTL106の詳細な
模式図は第１４図に図示されている。第１５図か
ら明らかなように、D8〜D15インタフエース１
００はD8〜D23ConTroL（制御部）（D823CTL）
１２４およびD8〜D15インタフエース１２６〜
１４０からそれぞれ成り立つている。第１６図に
図示されているように、D823CTL１２４はD8〜
D15ConTroL（制御部）（D815CTL）１４２およ
びD16〜D23ConTroL（制御部）（D1623CTL）１
４４から成り立つている。D815CTL１４２の詳
細な模式図は第１７図に図示されている。
D1623CTL１４４の詳細な模式図は第８図に図示
されている。第１９図から明らかなように、D16
〜D23インタフエース１０２はD16〜D23インタ
フエース１４６〜１６０からそれぞれ成り立つて
いる。第２０図から明らかなように、D24〜D31
インタフエース１０４はD24〜D31ConTroL（制
御部）（D2431CTL）１６２およびD24〜D31イン
タフエース１６４〜１７８からそれぞれ成り立つ
ている。D31インタフエース１７８の詳細な模式
図は第２１図に図示されており、D0〜D30イン
タフエース１０８〜１２２，１２６〜１４０，１
４６〜１６０および１６４〜１７６はそれぞれ同
等である。D2431CTL１６２の詳細な模式図は第
２２図に図示されている。 第２３図に図示されているように、バスコント
ローラ１４はSIZE（サイズ）回路１８、Byte
LATCH enable circuit（バイトラツチイネーブ
ル回路）（BLATCH）１８２、NeXT ADDress
generater（次のアドレス発生器）（NXT−ADD）
１８４、DATA ADDress buffer（データアドレ
スバツフア）（DATA−ADD）１８６および
MICRO SEQUencer（マイクロシーケンサ）
（MICROSEQU）１８８から成り立つている。
SIZE回路１８０の詳細な模式図は第２４図に図
示されている。BLATCH１８２の詳細な模式図
は第２５図に図示されている。NXT−ADD発生
器１８４の詳細な模式図は第２６図に図示されて
いる。DATA−ADDバツフア１８６の詳細な模
式図は第２７図に図示されている。第２８図から
明らかなように、MICRO−SEQUencer１８８は
Data、Size Input SYNCHronizer（データサイ
ズ入力シンクロナイザ）（DSISYNCH）１９０、
TERMination ConTrol（終了制御部）１９２、
STATe ConTroL（状態制御部）１９４および
STroBe Bus Cycle control（ストローブバスサ
イクル制御部）（STBBC）１９６から成り立つ
ている。DSISYNCH１９０の詳細な模式図は第
２９図に図示されている。TERMCTL１９２の
詳細な模式図は第３０図に図示されている。
STATCTL１９４の詳細な模式図は第３１図に
図示されている。STBBC１９６の詳細な模式図
は第３２図に図示されている。 当業者には明らかなように、CPU１２は多数
の周知の形式のうちのどの形式のものを採用して
もよい。例えば、CPU１２は米国特許第4325121
号明細書において記載されているCPUに沿つて
構成されていてもよい。他方、バスコントローラ
１４、アドレスバスインタフエース１６およびデ
ータバスインタフエース１８は、ダイレクトメモ
リアクセスコントローラ（direct memory
access controller）などのようなバスマスタの
他の周知の形式のうちの任意の形式に対するオペ
ランドサイクルを実行するように容易に適合させ
ることも可能である。同様に、記憶装置２０はメ
モリデバイスとして記載されているが、本発明は
周辺制御装置などのようなバススレーブの他の周
知の形式のうちの任意の形式にも容易に適合でき
るように構成されている。更に、複数の異なる種
類のバススレーブを一緒に用いて復号化された記
憶装置２０を構成してもよい。このようなシステ
ムにおいては、特定のオペランド転送は２つのこ
のような異なるバススレーブ間のアドレス変換に
またがる（sPan）ことも全く可能である。シス
テム構成に応じて、これらのバススレーブのデー
タポートサイズは相異なつていてもよい。しかし
ながら、バスコントローラ１４はバスサイクルご
とに（ona bus cycle bus cycle basis）オペラ
ンドアラインメント（整合）、アドレスおよび残
余サイズを再計算することから、たとえ報告され
たポートサイズが各バスサイクルに対して異つて
いても、オペランド転送はなおも正しく行われる
であろう。従つて、バスコントローラ１４はサイ
クルごとに通信バスのサイジングを動的に
（dynamically）行うことが完全に可能である。
答して、CPU１２はIDB上でデータバスインタ
フエース１８によつて与えられた有効なバイトを
適当な宛先レジスタ（destination register）（図
示されていない）にラツチするであろう。 現在のオペランドサイズ（Ｓ〔０：１〕）および
アドレス（＊CURAD〔０：１〕）およびポートの
サイズ（＊DSACK〔０：１〕）を用いて、バスコ
ントローラ１４は、書込の場合に上述したのと同
じような方法で、要求されたオペランドのうちの
どれほど多くが残つていて記憶装置２０によつて
与えられるかを決定することができる。従つて、
例えば、もしも記憶装置２０のポートサイズが
DATABUSのサイズと同じであるか、又はもし
もオペランドのサイズが記憶装置２０のポートサ
イズより小さいか又はそれと等しい場合には、バ
スコントローラ１４はオペランドのすべてが受信
されかつオペランドサイクルを終了させることが
できるということを知るであろう。この場合にお
いて、バスコントローラ１４はアドレスストロー
ブ信号＊ASおよびデータストローブ信号＊DSを
否定することによつてバスサイクルを終了させる
であろう。同時に、バスコントローラ１４は
TriState−Data−Bus（三値状態データバス）信
号＊TSDBを実行し、データバスインタフエース
１８を強制的にDATABUSから分離するように
させる（decouple）。バスコントローラ１４はま
たデータバス入力ラツチバイト信号DBINLBを
除去し、次にオペランドサイクル終了
（OPerand−CYcle−COMplete）信号
OPCYCOMを実行し、CPU１２に対して要求さ
れたオペランド読出が完了したことを知らせるで
あろう。短時間の後に、もしも別のバスマスタ
（図示されていない）が通信バスの使用を要求し
た場合には、バスコントローラ１４は三値状態信
号＊TRISTATEを実行し、アドレスバスインタ
フエース１６に対して強制的にアドレスを
ADDRESSBUSから除去させるであろう。アド
レスストローブ信号＊ASおよびデータストロー
ブ信号＊DSの否定に応答して、記憶装置２０は
オペランドバイトをDATABUSから撤回し（取
り消し）、次にデータ転送およびサイズ肯定応答
（Data−transfer−and−Size−ACKnowledge）
信号＊DSACKを終了させるであろう。この時点
において、通信バスはCPU１２又はシステム内
に存在するかもしれない任意の他のバスマスタ
（図示されていない）によつて再び使用できるよ
うになる。 もしもオペランドサイクルを完了させるために
追加のバスサイクルが必要とされる場合には、バ
スコントローラ１４は上述したように残つている
オペランドのアドレスの２つの低位ビツトA0お
よびA1を再計算するであろう。次にバスコント
ローラ１４はアドレスバスインタフエース１６に
対して新たな低位アドレスビツトA0およびA1
（NXTA〔０：１〕）を与えるであろう。もしも通
信バスが現在のオペランドサイクルの以前のバス
サイクル以来、別のバスマスタ（図示されていな
い）によつて使用された場合には、バスコントロ
ーラ１４はARESTOREを実行し、アドレスバス
インタフエースに対してもとのより高位のアドレ
スビツト（＊IAD〔２：31〕）を復元する
（restore）が、２つの新たな低位アドレスビツト
（NXTA〔０：１〕）を使用することを要求するで
あろう。他方、もしも新たなアドレスビツトがロ
ールオーバ（roll over）してしまつている場合
には、バスコントローラ１４はINCA2A31（INC
rement−A2−through−A31）を実行し、アド
レスバスインタフエース１６に対してもとのより
高位のアドレスビツト（＊IAD〔２：31〕）を増分
させ、その結果生じたアドレスを２つの新たな低
位アドレスビツト（NXTA〔０：１〕）とともに
用いることを要求するであろう。上記に示したよ
うに、アドレスバスインタフエース１６はこの要
求を予期してより高位のアドレスビツトA2−
A31をすでに増分させてしまつている。従つて、
バスコントローラ１４は直ちに（SNXTBC）を
実行し、アドレスバスインタフエース１６に対し
て新たなアドレスを用いて次のバスサイクルを開
始することを要求することができる。この時点以
降、バスコントローラ１４は上述したようにアド
レスバスインタフエース１６およびデータバスイ
ンタフエース１８と協動する。もしも必要なら
ば、要求されたオペランドのすべてが受信され、
CPU１２にラツチされるまでこの順序はくり返
される。 一般的に云うと、読取サイクルはバススレーブ
からオペランドを読取る任意のバスマスタに関連
して下記のように要約することができる。即ち、 バスマスタ (1) 読出／書込を読取にセツトする。 (2) ADDRESSBUS上にアドレスをドライブす
る。 (3) サイズ（Ｓ〔０：１〕）をドライブする。 (4) アドレスストローブ（＊AS）を実行する。 (5) データストローブ（＊DS）を実行する。 バススレーブ (1) ADDRESSBUS上のアドレスを復号化する。 (2) DATABUS上のオペランドバイトをドライ
ブする。 (3) Data−transfer−and−Size−
ACKnowledge（データ転送およびサイズ肯定
応答）（＊DSACK〔０：１〕）を実行する。 バスマスタ (6) オペランドバイトをレジスタにラツチする。 (7) データストローブ（＊DS）を否定する。 (8) アドレスストローブ（＊AS）を否定する。 バススレーブ (4) オペランドバイトをDATABUSから除去す
る。 (5) Data−transfer−and−Size−
ACKnowledge（データ転送およびサイズ肯定
応答）（＊DSACK〔０：１〕）を否定する。 バスマスタ (9) もしもすべてのオペランドバイトが受信され
ていない場合には、アドレスおよびサイズを再
計算し(1)へ戻る。 (10) さもなければ、オペランドサイクルは完了す
る。 第２図に示されているように、アドレスバスイ
ンタフエース１６の好ましい実施例はA0A1イン
タフエース２２、A2A16インタフエース２４お
よびA17A31インタフエース２６から成り立つて
いる。第３図から明らかなように、A0A1インタ
フエース２２はADDress RESTore（アドレス復
元）２８、A0インタフエース３０およびA0イン
タフエース３０と同等のA1インタフエース３２
からなる。ADDREST（ADDress RESTore）２
８およびA0インタフエース３０の詳細な模式図
はそれぞれ第４図および第５図に図示されてい
る。第６図に示されているように、A2A16イン
タフエース２４はそれぞれA2−A16インタフエ
ース３４〜６２から成り立つている。同様に、第
７図に示されているようにA17A31インタフエー
ス２６はそれぞれA17〜A31インタフエース６４
〜９２から成り立つている。A2インタフエース
３４の詳細な模式図が第８図に図示されている。
A4、A6、A8、A10、A12、A14、A16、A18、
A20、A22、A24、A26、A28およびA30インタフ
エースはそれぞれ３８，４２，４６，５０，５
４，５８，６２，６６，７０，７４，７８，８
２，８６および９０に対応しており、それぞれ第
８図と同等である。同様に、A3インタフエース
３６の詳細な模式図が第９図に図示されている。
A5、A7、A9、A11、A13、A15、A17、A19、
A21、A23、A25、A27、A29およびA31インタフ
エースはそれぞれ４０，４４，４８，５２，５
６，６０，６４，６８，７２，７６，８０，８
４，８８および９２に対応しておりそれぞれ第９
図と同等である。 第１０図に図示されているように、データバス
インタフエース１８の好ましい実施例はInternal
Data Bus PreCHarGe（内部データバスプリチヤ
ージ）（IDBPCHG）９４、INPUT ENable（入
力イネーブル）（INPUTEN）９６、D0〜D7イ
ンタフエース９８、D8〜D15インタフエース１
００、D16〜D23インタフエース１０２および
D24〜D31インタフエース１０４から成り立つて
いる。IDBPCHG９４の詳細な模式図は第１１図
に図示されている。INPUTEN９６の詳細な模
式図は第１２図に図示されている。第１３図から
明らかなように、D0〜D7インタフエース９８は
D0〜D7ConTroL（制御部）（D07CTL）１０６お
よびD0〜D7インタフエース１０８〜１２２から
それぞれ成り立つている。D07CTL106の詳細な
模式図は第１４図に図示されている。第１５図か
ら明らかなように、D8〜D15インタフエース１
００はD8〜D23ConTroL（制御部）（D823CTL）
１２４およびD8〜D15インタフエース１２６〜
１４０からそれぞれ成り立つている。第１６図に
図示されているように、D823CTL１２４はD8〜
D15ConTroL（制御部）（D815CTL）１４２およ
びD16〜D23ConTroL（制御部）（D1623CTL）１
４４から成り立つている。D815CTL１４２の詳
細な模式図は第１７図に図示されている。
D1623CTL１４４の詳細な模式図は第８図に図示
されている。第１９図から明らかなように、D16
〜D23インタフエース１０２はD16〜D23インタ
フエース１４６〜１６０からそれぞれ成り立つて
いる。第２０図から明らかなように、D24〜D31
インタフエース１０４はD24〜D31ConTroL（制
御部）（D2431CTL）１６２およびD24〜D31イン
タフエース１６４〜１７８からそれぞれ成り立つ
ている。D31インタフエース１７８の詳細な模式
図は第２１図に図示されており、D0〜D30イン
タフエース１０８〜１２２，１２６〜１４０，１
４６〜１６０および１６４〜１７６はそれぞれ同
等である。D2431CTL１６２の詳細な模式図は第
２２図に図示されている。 第２３図に図示されているように、バスコント
ローラ１４はSIZE（サイズ）回路１８、Byte
LATCH enable circuit（バイトラツチイネーブ
ル回路）（BLATCH）１８２、NeXT ADDress
generater（次のアドレス発生器）（NXT−ADD）
１８４、DATA ADDress buffer（データアドレ
スバツフア）（DATA−ADD）１８６および
MICRO SEQUencer（マイクロシーケンサ）
（MICROSEQU）１８８から成り立つている。
SIZE回路１８０の詳細な模式図は第２４図に図
示されている。BLATCH１８２の詳細な模式図
は第２５図に図示されている。NXT−ADD発生
器１８４の詳細な模式図は第２６図に図示されて
いる。DATA−ADDバツフア１８６の詳細な模
式図は第２７図に図示されている。第２８図から
明らかなように、MICRO−SEQUencer１８８は
Data、Size Input SYNCHronizer（データサイ
ズ入力シンクロナイザ）（DSISYNCH）１９０、
TERMination ConTrol（終了制御部）１９２、
STATe ConTroL（状態制御部）１９４および
STroBe Bus Cycle control（ストローブバスサ
イクル制御部）（STBBC）１９６から成り立つ
ている。DSISYNCH１９０の詳細な模式図は第
２９図に図示されている。TERMCTL１９２の
詳細な模式図は第３０図に図示されている。
STATCTL１９４の詳細な模式図は第３１図に
図示されている。STBBC１９６の詳細な模式図
は第３２図に図示されている。 当業者には明らかなように、CPU１２は多数
の周知の形式のうちのどの形式のものを採用して
もよい。例えば、CPU１２は米国特許第4325121
号明細書において記載されているCPUに沿つて
構成されていてもよい。他方、バスコントローラ
１４、アドレスバスインタフエース１６およびデ
ータバスインタフエース１８は、ダイレクトメモ
リアクセスコントローラ（direct memory
access controller）などのようなバスマスタの
他の周知の形式のうちの任意の形式に対するオペ
ランドサイクルを実行するように容易に適合させ
ることも可能である。同様に、記憶装置２０はメ
モリデバイスとして記載されているが、本発明は
周辺制御装置などのようなバススレーブの他の周
知の形式のうちの任意の形式にも容易に適合でき
るように構成されている。更に、複数の異なる種
類のバススレーブを一緒に用いて復号化された記
憶装置２０を構成してもよい。このようなシステ
ムにおいては、特定のオペランド転送は２つのこ
のような異なるバススレーブ間のアドレス変換に
またがる（sPan）ことも全く可能である。シス
テム構成に応じて、これらのバススレーブのデー
タポートサイズは相異なつていてもよい。しかし
ながら、バスコントローラ１４はバスサイクルご
とに（ona bus cycle bus cycle basis）オペラ
ンドアラインメント（整合）、アドレスおよび残
余サイズを再計算することから、たとえ報告され
たポートサイズが各バスサイクルに対して異つて
いても、オペランド転送はなおも正しく行われる
であろう。従つて、バスコントローラ１４はサイ
クルごとに通信バスのサイジングを動的に
（dynamically）行うことが完全に可能である。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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