JPH0954750A - コンピュータシステム - Google Patents

Abstract

(57)【要約】 【課題】２つのＰＣＩエージェントに跨がるリードデー
タ転送が要求された場合におけるターゲットアボートに
よるエラー終了を防止する。 【解決手段】ＰＣＩバス１０４に接続されたブリッジ装
置１０５とＩ／Ｏデバイス１０８の間にローカルルール
が決められており、２つの装置に跨がるリードデータ転
送が要求された場合には、それらブリッジ装置１０５と
Ｉ／Ｏデバイス１０８によって互いに異なるデータパス
が利用される。また、Ｉ／Ｏデバイス１０８にはリード
スヌープ機能が設けられており、このリードスヌープ機
能によって前述のリードデータ転送が要求されたことを
検出できる。よって、ブリッジ装置１０５とＩ／Ｏデバ
イス１０８の２つの装置に跨がるリードデータ転送が要
求された場合でも、それら２つの装置がそのバスサイク
ルにそれぞれ適切に応答できるようになり、要求された
リードデータ転送を正常に行うことが可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明はコンピュータシス
テムに関し、特にリードサイクルにおけるエラー発生を
防止できるように改良されたコンピュータシステムに関
する。

【０００２】

【従来の技術】従来、パーソナルコンピュータに使用さ
れるシステムバスとしては、ＩＳＡ（Ｉｎｄｕｓｔｒｙ
Ｓｔａｎｄａｒｄ Ａｒｃｈｉｔｅｃｔｕｒｅ）バス
やＥＩＳＡ（Ｅｘｔｅｎｄｅｄ ＩＳＡ）バスが主流で
あったが、最近では、データ転送速度の高速化や、プロ
セッサに依存しないシステムアーキテクチャの構築のた
めに、デスクトップ型のパーソナルコンピュータを中心
に、ＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎ
ｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ）バスが採用され始めて
いる。

【０００３】ＰＣＩバスにおいては、全てのデータ転送
はブロック転送であり、これら各ブロック転送はバース
ト転送を用いて実現されている。これにより、例えばＰ
ＣＩバスでは最大１３３Ｍバイト／秒（データバスが３
２ビット幅の時）のデータ転送速度を実現できる。

【０００４】したがって、ＰＣＩバスを採用すると、Ｉ
／Ｏデバイス間、およびシステムメモリとＩ／Ｏデバイ
スとの間のデータ転送などを高速に行うことが可能とな
り、システム性能を高めることができる。ＰＣＩバスを
採用したパーソナルコンピュータのシステム構成の一例
を図４に示す。

【０００５】図４に示されているように、ＣＰＵ６１と
ＰＣＩバス６４との間にはホスト−ＰＣＩブリッジ装置
６２が設けられており、これによってＣＰＵ６１のプロ
セッサバスとＰＣＩバス６４が繋がれる。システムメモ
リ６３はホスト−ＰＣＩブリッジ装置６２によって制御
される。また、ＰＣＩバス６４とＩＳＡバス６６との間
にはＰＣＩ−ＩＳＡブリッジ装置（ブリッジＡ）６５が
設けられており、これによってＰＣＩバス６４とＩＳＡ
バス６６との間のプロトコル変換が行われる。

【０００６】このシステムにおけるＩ／Ｏリード処理
は、次のように行われる。ここでは、ＩＳＡバス６６上
の２つの周辺Ｉ／Ｏデバイス６７，６８に連続するＩ／
Ｏアドレス（例えば、６０Ｈ，６１Ｈ）が割り当てられ
ており、Ｉ／Ｏアドレス６０Ｈのワードアクセス（２バ
イト）が行われる場合を想定する。

【０００７】この時、ＰＣＩバス６４上で実行されるＩ
／Ｏリードサイクルで指定されるアドレス値はＰＣＩ−
ＩＳＡブリッジ装置６５に割り当てられたアドレス範囲
に属するので、そのＩ／Ｏリードサイクルに対してはＰ
ＣＩ−ＩＳＡブリッジ装置６５がＤＥＶＳＥＬ＃で応答
する。ここで、ＤＥＶＳＥＬ＃は、ＰＣＩ−ＩＳＡブリ
ッジ装置６５がターゲットとして選択されたことを、Ｉ
／Ｏリードサイクルを開始したイニシエータ、例えばホ
スト−ＰＣＩブリッジ装置６２に通知するための信号で
ある。

【０００８】そして、ＰＣＩ−ＩＳＡブリッジ装置６５
は、ＩＳＡバス６６上でＩ／Ｏアドレス６０ＨのＩ／Ｏ
リードサイクルと、Ｉ／Ｏアドレス６１ＨのＩ／Ｏリー
ドサイクルを実行する。これにより、周辺Ｉ／Ｏデバイ
ス６７からの１バイトのデータと、周辺Ｉ／Ｏデバイス
６８からの１バイトデータとから構成される２バイトデ
ータがＰＣＩバス６４上に出力され、ＰＣＩバス６４上
で発生したＩ／Ｏリードサイクルは正常に完了される。

【０００９】

【発明が解決しようとする課題】ところが、図５に示さ
れているように、Ｉ／Ｏアドレス６０Ｈが割り当てられ
た周辺Ｉ／Ｏデバイス６７がＩＳＡバス６７上に存在
し、Ｉ／Ｏアドレス６１Ｈが割り当てられた周辺Ｉ／Ｏ
デバイス６８がＰＣＩバス６４上に存在している場合
は、前述のＩ／Ｏアドレス６０Ｈのワードアクセスは正
常実行されず、エラー終了されてしまう。

【００１０】すなわち、図５においては、Ｉ／Ｏアドレ
ス６０Ｈのワードアクセスに対してＰＣＩ−ＩＳＡブリ
ッジ装置６５がＤＥＶＳＥＬ＃で応答する。しかし、こ
の時ＰＣＩバス６４上に定義されているバイトイネーブ
ルラインＢＥ＜３：０＞で指定される転送バイト数は２
バイトであるので、ＰＣＩ−ＩＳＡブリッジ装置６５に
割り当てられたアドレス範囲を越えたアクセスが要求さ
れていることになる。したがって、ＰＣＩ−ＩＳＡブリ
ッジ装置６５は、その要求されたアドレス範囲が自身に
とってイリーガルであると判断し、ターゲットアボート
でバスサスクルを終結させてしまう。このようにして、
Ｉ／Ｏアドレス６０Ｈのワードアクセスはエラー終了と
なる。

【００１１】このように、従来では、ＰＣＩ−ＩＳＡブ
リッジ装置６５と周辺Ｉ／Ｏデバイス６８という２つの
ＰＣＩエージェントに跨がるリードデータ転送が要求さ
れた場合には、ターゲットアボートが発生してしまう。

【００１２】２つのＰＣＩエージェントに跨がるリード
データ転送が要求されるという状況は、従来のＩＳＡデ
バイスをＰＣＩデバイスのエージェントとしてＰＣＩバ
ス上に移動させた場合に発生し得る。したがって、この
ようなＰＣＩバスシステムでは従来のソフトウェアとの
互換性が損なわれる危険がある。

【００１３】この発明はこのような点に鑑みてなされた
もので、２つのＰＣＩエージェントに跨がるリードデー
タ転送が要求された場合でもターゲットアボートによる
エラー終了が発生されないようにし、要求されたリード
データ転送を正常に行うことが可能なコンピュータシス
テムを提供することを目的とする。

【００１４】

【課題を解決するための手段】この発明によるコンピュ
ータシステムは、ＰＣＩバスと、このＰＣＩバスに接続
され、第１のアドレス範囲、およびその第１のアドレス
範囲に後続する第２のアドレス範囲がそれぞれ割り当て
られている第１および第２の少なくとも２つのＰＣＩエ
ージェントとを具備し、前記第１のＰＣＩエージェント
には、リードサイクルにおいてアドレス指定されたと
き、前記ＰＣＩバス上に出力されるアドレス値およびデ
ータ転送サイズ情報（ＢＥ）によって指定されるリード
転送対象のデータが前記第１および第２のアドレス範囲
に跨がって存在するか否かを検出する手段と、前記第１
および第２のアドレス範囲に跨がって存在することが検
出されたとき、前記リード転送対象データの中で前記第
１のアドレス範囲に属するデータを前記ＰＣＩバスに定
義されている複数のデータパス内の所定のデータパスを
使用して前記ＰＣＩバス上に出力する手段とを具備し、
前記第２のＰＣＩエージェントには、前記ＰＣＩバス上
のリードサイクルを監視し、前記ＰＣＩバス上に出力さ
れるアドレス値およびデータ転送サイズ情報（ＢＥ）に
よって指定されるリードデータ転送対象のデータが前記
第１および第２のアドレス範囲に跨がって存在すること
を検出したとき、前記リード転送対象データの中で前記
第２のアドレス範囲に属するデータを前記第１のＰＣＩ
エージェントが使用するデータパスと異なるデータパス
を使用して前記ＰＣＩバス上に出力する手段とを具備す
ることを特徴とする。

【００１５】このコンピュータシステムにおいては、同
一ＰＣＩバスに接続された第１および第２の２つのＰＣ
Ｉエージェントの間にローカルルールが決められてお
り、２つのＰＣＩエージェントに跨がるリードデータ転
送が要求された場合には、第１および第２の２つのＰＣ
Ｉエージェントによって互いに異なるデータパスが利用
される。また、低アドレス側の第１のＰＣＩエージェン
トは第１および第２のＰＣＩエージェントに跨がるリー
ドデータ転送が要求された場合にはターゲットとしてア
ドレス指定されるが、第２のＰＣＩエージェントはアド
レス指定されないので、通常はバスサイクルに応答でき
ない。このため、高アドレス側の第２のＰＣＩエージェ
ントにはバス上のリードサイクルを監視するリードスヌ
ープ機能が設けられている。第２のＰＣＩエージェント
は、そのリードスヌープ機能によって２つのＰＣＩエー
ジェントに跨がるリードデータ転送が要求されたことを
検出すると、自身に割り当てられたアドレス範囲に属す
るデータを予め決められたデータパス上に出力する。

【００１６】よって、２つのＰＣＩエージェントに跨が
るリードデータ転送が要求された場合には第１および第
２の２つのＰＣＩエージェントがそのバスサイクルにそ
れぞれ適切に応答できるようになり、要求されたリード
データ転送を正常に行うことが可能となる。

【００１７】

【発明の実施の形態】以下、図面を参照してこの発明の
実施例を説明する。図１には、この発明の一実施例に係
るコンピュータシステムが示されている。このシステム
は、ＰＣＩバスシステムを採用したノートブックタイプ
またはラップトップタイプパーソナルコンピュータの具
体的なシステム構成の一例を説明する。

【００１８】このパーソナルコンピュータのシステムボ
ード上には３種類のバス、つまりプロセッサバス１、内
部ＰＣＩバス２、および内部ＩＳＡバス３が配設されて
おり、またこのポータブルパーソナルコンピュータ本体
のＤＳコネクタに接続可能なドッキングステーション内
には、外部ＰＣＩバス４と外部ＩＳＡバス５が配設され
ている。

【００１９】システムボード上には、ＣＰＵ１１、ホス
ト／ＰＣＩブリッジ装置１２、システムメモリ１３、各
種ＰＣＩマスターデバイス１４、内部ＰＣＩ−ＩＳＡブ
リッジ装置１５、ＰＣＩ−ＤＳ（ＤＳ：ドッキングステ
ーション）ブリッジ装置１６、ＰＣカードコントローラ
１７、ＰＣＩ ＤＭＡデバイス１８などが設けられてい
る。また、ドッキングステーション内には、ＤＳ−ＰＣ
Ｉ／ＩＳＡブリッジ装置２０が設けられている。

【００２０】ＣＰＵ１１は、例えば、米インテル社によ
って製造販売されているマイクロプロセッサ“Ｐｅｎｔ
ｉｕｍ”などによって実現されている。このＣＰＵ１１
の入出力ピンに直結されているプロセッサバス１は、６
４ビット幅のデータバスを有している。

【００２１】システムメモリ１３は、オペレーティング
システム、デバイスドライバ、実行対象のアプリケーシ
ョンプログラム、および処理データなどを格納するメモ
リデバイスであり、複数のＤＲＡＭによって構成されて
いる。このシステムメモリ１３は、３２ビット幅または
６４ビット幅のデータバスを有する専用のメモリバスを
介してホスト−ＰＣＩブリッジ装置１２に接続されてい
る。メモリバスのデータバスとしてはプロセッサバス１
のデータバスを利用することもできる。この場合、メモ
リバスは、アドレスバスと各種メモリ制御信号線とから
構成される。

【００２２】ホスト／ＰＣＩブリッジ装置１２は、プロ
セッサバス１と内部ＰＣＩバス２との間を繋ぐブリッジ
ＬＳＩであり、ＰＣＩバス２のバスマスタの１つとして
機能する。このホスト／ＰＣＩブリッジ装置１２は、プ
ロセッサバス１と内部ＰＣＩバス２との間で、データお
よびアドレスを含むバスサイクルを双方向で変換する機
能、メモリバスを介してシステムメモリ１３のアクセス
制御する機能、およびシステムメモリ１３を排他的に使
用するためのロッキング機能などを有している。このロ
ッキング機能は、ＰＣＩバス２上のバスマスタや、ＣＰ
Ｕ１１などによって使用される。

【００２３】内部ＰＣＩバス２はクロック同期型の入出
力バスであり、内部ＰＣＩバス２上の全てのサイクルは
ＰＣＩバスクロックに同期して行なわれる。ＰＣＩバス
クロックの周波数は最大３３ＭＨｚである。ＰＣＩバス
２は、時分割的に使用されるアドレス／データバスを有
している。このアドレス／データバスは、３２ビット幅
である。

【００２４】ＰＣＩバス２上のデータ転送サイクルは、
アドレスフェーズとそれに後続する１以上のデータフェ
ーズとから構成される。アドレスフェーズにおいてはア
ドレスおよび転送タイプが出力され、データフェーズで
は８ビット、１６ビット、２４ビットまたは３２ビット
のデータが出力される。

【００２５】ＰＣＩマスターデバイス１４は、ホスト／
ＰＣＩブリッジ装置１２と同様にＰＣＩバス２のバスマ
スタの１つであり、イニシエータまたはターゲットとし
て動作する。ＰＣＩバス２上の全てのデバイスは、たと
えバスマスタとしての機能を持たなくても、ターゲット
としては動作する。ターゲットとは、バスマスタ、つま
りトランザクションを開始したイニシエータによってア
ドレス指定されたリソースを意味している。ターゲット
とイニシエータは、どちらもＰＣＩエージェントと称さ
れる。

【００２６】内部ＰＣＩ−ＩＳＡブリッジ装置１５は、
内部ＰＣＩバス２と内部ＩＳＡバス３との間を繋ぐブリ
ッジＬＳＩである。内部ＩＳＡバス３には、メモリ、複
数のＩＳＡ Ｉ／Ｏデバイス３１，３２，…が接続され
ている。これらＩ／Ｏデバイス３１，３２は、内部ＰＣ
Ｉ−ＩＳＡブリッジ装置１５内蔵のＤＭＡＣにＤＭＡ転
送を要求するデバイス、つまりＤＭＡスレーブである。

【００２７】この内部ＰＣＩ−ＩＳＡブリッジ装置１５
には、ＰＣＩバスアービタ（ＰＢＡ）１５１、ＤＭＡＣ
コア（ＭＰＰＤＭＡ）１５２、および内部ＩＳＡバスブ
リッジ（ＩＩＢＢ）１５３が内蔵されている。

【００２８】ＰＣＩバスアービタ（ＰＢＡ）１５１は、
内部ＰＣＩバス２に結合される全てのバスマスタデバイ
ス間でバス使用権の調停を行う。この調停には、バスマ
スタデバイス毎に１ペアずつ割り当てられる内部ＰＣＩ
バス２上の信号線（バスリクエスト信号ＲＥＱ＃線、グ
ラント信号ＧＮＴ＃線）が用いられる。

【００２９】バスリクエスト信号ＲＥＱ＃は、それに対
応するデバイスが内部ＰＣＩバス２の使用を要求してい
ることをＰＣＩバスアービタ（ＰＢＡ）１５１に通知す
るための信号である。グラント信号ＧＮＴ＃は、バスリ
クエスト信号ＲＥＱ＃を発行したデバイスに、バス使用
を許可することを通知する信号である。

【００３０】また、このシステムでは、内部ＰＣＩバス
２上に定義された複数組のＲＥＱ＃，ＧＮＴ＃線のう
ち、ＤＳ−ＰＣＩ／ＩＳＡブリッジ２０に割り当てられ
た１組のＲＥＱ＃，ＧＮＴ＃線は、外部ＩＳＡバス上の
ＤＭＡスレーブ等との間でＤＲＥＱ，ＤＡＣＫ＃を授受
するＤＭＡシリアルチャネルプロトコルの実現のために
使用される。

【００３１】ＰＣＩバスアービタ（ＰＢＡ）１５１に
は、内部ＰＣＩバス２上のほとんど全てのバスリクエス
ト信号ＲＥＱ＃線およびグラント信号ＧＮＴ＃線が接続
されており、バス使用権の調停はそのＰＣＩバスアービ
タ（ＰＢＡ）１５１によって集中的に制御される。

【００３２】ＤＭＡＣコア（ＭＰＰＤＭＡ）１５２は、
ＩＳＡ ＤＭＡＣ１５２１、バスリクエストおよびグラ
ントマネージャ（ＲＧＭ；ＲＥＱ＃，ＧＮＴ＃ Ｍａｎ
ａｇｅｒ）１５２２、および内部ＩＳＡ ＤＭＡルータ
（ＩＩＤＲ；Ｉｎｔｅｒｎａｌ ＩＳＡ ＤＭＡ Ｒｏ
ｕｔｅｒ）１５２３の３つのブロックから構成されてい
る。このＤＭＡＣコア（ＭＰＰＤＭＡ）１５２は内部Ｐ
ＣＩ−ＩＳＡブリッジ装置１５内の独立した機能ブロッ
クであり、ＤＭＡ以外の機能については、ＤＭＡＣコア
（ＭＰＰＤＭＡ）１５２は使用されず、他のブロックだ
けが動作する。

【００３３】ＩＳＡ ＤＭＡＣ１５２１は、内部ＰＣＩ
バス２に接続されたバスマスタの１つであり、ＤＭＡ転
送を必要とするデバイス（ＤＭＡスレーブなど）からの
要求に応じてＤＭＡ転送を実行する。

【００３４】ＤＭＡスレーブは、論理的には内部ＰＣＩ
バス２に接続されている（実際には、ブリッジ１５また
は２０経由で内部ＩＳＡバス３または外部ＩＳＡバス５
に接続されている場合がほとんどである）。

【００３５】ＩＳＡ ＤＭＡＣ１５２１は、内部ＤＲＥ
Ｑ０〜７が入力されるＤＲＥＱ入力ポートと、内部ＤＡ
ＣＫ＃０〜７を出力するＤＡＣＫ＃出力ポートを有して
おり、それらＤＲＥＱ入力ポートおよびＤＡＣＫ＃出力
ポートの双方はＲＧＭ１５２２およびＩＩＤＲ１５２３
にそれぞれ接続されている。内部ＩＳＡバス３上のＤＭ
Ａスレーブ３１，３２…とＩＳＡ ＤＭＡＣ１５２１と
の間のＤＲＥＱおよびＤＡＣＫ＃の授受は、ＩＩＤＲ１
５２３を介して実行される。また、外部ＩＳＡバス５上
のＩＳＡマスタ５１、ＤＭＡスレーブ５２，５３…とＩ
ＳＡ ＤＭＡＣ１５２１との間のＤＲＥＱおよびＤＡＣ
Ｋ＃の授受は、ＲＧＭ１５２２を介してＤＭＡシリアル
チャネルプロトコルによって行われる。

【００３６】ＩＳＡ ＤＭＡＣ１５２１は内部ＰＣＩバ
ス２に接続され、またＤＭＡ転送を要求するデバイスは
内部ＩＳＡバス３または外部ＩＳＡバス５に接続されて
いるため、ＩＳＡ ＤＭＡＣ１５２１によるＤＭＡ転送
では、リードサイクル（Ｉ／Ｏリードまたはメモリリー
ド）とライトサイクル（メモリライトまたはＩ／Ｏライ
ト）とは、時間的に同時には発生しない。すなわち、ま
ずリードサイクルが行われ、そのときのリードデータが
ＩＳＡ ＤＭＡＣ１５２１内のバッファにラッチされ
る。つぎに、ライトサイクルが実行され、さきほどラッ
チしておいたデータがライトデータとして出力される。

【００３７】リードサイクル、ライトサイクルとも、メ
モリ、Ｉ／Ｏを問わず、内部ＰＣＩバス２上で発生さ
れ、必要な場合はその内部ＰＣＩバス２上のバスサイク
ルがブリッジ装置１５、または２０によってＩＳＡバス
サイクルに変換される。すなわち、ＩＳＡ ＤＭＡＣ１
５２１は、メモリサイクルとＤＭＡ専用Ｉ／Ｏサイクル
のどちらもＰＣＩバス２上に発生し、ＩＳＡバスサイク
ルについては関知しない。

【００３８】ＩＳＡ ＤＭＡＣ１５２１は、ＩＳＡバス
システムアーキテクチャで標準となっている８２Ｃ３７
互換の機能を有しており、内部ＤＲＥＱ０〜７と内部Ｄ
ＡＣＫ＃０〜７とによってＤＭＡチャンネルＣＨ０〜Ｃ
Ｈ７をサポートしている。ＩＳＡ ＤＭＡＣ１５２１に
は、これらＤＭＡチャンネル毎にＤＭＡ転送モード、転
送カウント（転送すべきバスト数）、開始メモリアドレ
ス、転送方向などの情報を保持するための８ビットまた
は１６ビットのＩ／Ｏレジスタ群を備えている。

【００３９】ＩＳＡ ＤＭＡＣ１５２１は、ＤＭＡチャ
ンネル毎に１ペアずつ用意された内部ＤＲＥＱ０〜７お
よびＤＡＣＫ＃０〜７を用いて、ＤＭＡチャネルの調停
を行う。内部ＤＲＥＱは、ＤＭＡスレーブが、ＩＳＡ
ＤＭＡＣ１５２１にＤＭＡ転送の実行を要求しているこ
とを通知するために使用されるＤＭＡリクエスト信号で
ある。ＤＡＣＫ＃は、ＩＳＡ ＤＭＡＣ１５２１がＤＭ
Ａ転送を要求したＤＭＡスレーブに対してＤＭＡサイク
ルが実行されることを通知するためのＤＭＡアクノリッ
ジ信号である。

【００４０】ＤＭＡチャネルの割り当ては、内部ＩＳＡ
バス３上のデバイスと外部ＩＳＡバス５上のデバイスと
の間で排他的に行われる。各デバイスは、それに割り当
てられたＤＭＡチャネルに対応するＤＲＥＱ、ＤＡＣＫ
＃を用いてＩＳＡ ＤＭＡＣ１５２１と送受信する。

【００４１】この場合、外部ＩＳＡバス５上のデバイス
とＩＳＡ ＤＭＡＣ１５２１との間のＤＲＥＱおよびＤ
ＡＣＫ＃の送受信は、１組のシリアルＲＥＱ＃，シリア
ルＧＮＴ＃信号線（以下、シリアルＲＥＱ＃，シリアル
ＧＮＴ＃と称する）を使用したＤＭＡシリアルチャネル
プロトコルに従って実行される。

【００４２】ＤＭＡシリアルチャネルプロトコルは、ド
ッキングステーションに導出すべき信号線数を抑制し、
且つＰＣＩ拡張カードとＩＳＡ拡張カードの双方を利用
できるようにするためのものである。

【００４３】このＤＭＡシリアルチャネルプロトコルで
は、シリアルＲＥＱ＃によってＤＳ−ＰＣＩ／ＩＳＡブ
リッジ装置２０から最新のＤＲＥＱの状態が送信され、
それがＲＧＭ１５２２に送られる。ＲＧＭ１５２２で
は、シリアルＲＥＱ＃が分解されてＩＳＡ ＤＭＡＣ１
５２１への内部ＤＲＥＱ０〜７に変換される。

【００４４】また、ＩＳＡ ＤＭＡＣ１５２１から出力
される内部ＤＡＣＫ＃０〜７によって指定されるＤＭＡ
転送対象のチャネル情報は、ＲＧＭ１５２２が実行する
シリアルＧＮＴ＃信号線を利用したシリアルデータ転送
によって、ＤＳ−ＰＣＩ／ＩＳＡブリッジ装置２０に送
られる。

【００４５】ＩＳＡ ＤＭＡＣ１５２１は、ＲＧＭ１５
２２およびＩＩＤＲ１５２３から提供される最新のＤＲ
ＥＱチャンネル情報に基づき、ＤＲＥＱチャンネルマス
クの設定および調停方式の設定に従って、８２Ｃ３７互
換の、ＤＲＥＱチャンネル間調停を行う。有効なＤＭＡ
要求（ＤＲＥＱ）があれば、ＩＳＡ ＤＭＡＣ１５２１
は、自身に割り当てられているＲＥＱ＃をアクティブに
してＰＣＩバスアービタ（ＰＢＡ）１５１に対してバス
使用権を要求し、ＰＢＡ１５１からＧＮＴ＃が与えられ
るのを待つ。

【００４６】ＰＢＡ１５１からＧＮＴ＃が与えられる
と、ＩＳＡ ＤＭＡＣ１５２１は、調停の結果選択した
ＤＭＡチャンネル番号に対応する内部ＤＡＣＫ＃をアク
ティブにして、ＤＭＡ転送を実行するＤＭＡチャンネル
番号をＲＧＭ１５２２とＩＩＤＲ１５２３へ返す。そし
て、ＩＳＡ ＤＭＡＣ１５２１は、選択されたＤＭＡチ
ャンネルのセットアップ情報によって規定されるＤＭＡ
転送モード（シングル転送モード、ブロック転送モー
ド、デマンド転送モード、カスケードモード）に対応す
るＤＭＡサイクルを実行する。この場合、ＩＳＡ ＤＭ
ＡＣ１５２１は、前述したようにメモリ、Ｉ／Ｏサイク
ルとも、ＰＣＩバスのバスサイクルのみをサポートし、
ＩＳＡバスのバスサイクルについてはブリッジ装置１５
または２０によってエミュレートされる。

【００４７】ＰＣＩバス２上に発生したメモリサイクル
はホスト−ＰＣＩブリッジ１２によってＤＲＡＭアクセ
スサイクルに変換されて、システムメモリ１３のリード
／ライトアクセスが実行される。

【００４８】ＲＧＭ１５２２は、複数のＤＭＡチャネル
をシリアル化して転送するというＤＭＡシリアルチャネ
ルプロトコルに関する処理を行うために設けられたもの
であり、ＤＭＡシリアルチャネルプロトコルと、ＩＳＡ
ＤＭＡＣ１５２１に対するＩＳＡスタイルのＤＲＥＱ
／ＤＡＣＫ＃プロトコルとの間の変換を行う。

【００４９】ＲＧＭ１５２２には、複数のＲＥＱ＃信号
を入力することができる。また、各ＲＥＱ＃信号毎に、
そのＲＥＱ＃信号のプロトコルをプログラムすることが
できる。したがって、シリアルＲＥＱ＃およびシリアル
ＧＮＴ＃として使用されるＲＥＱ＃およびＧＮＴ＃信号
線のペアを複数用意すれば、ＤＳ−ＰＣＩ／ＩＳＡブリ
ッジ装置２０経由で行われる外部ＩＳＡバス５上のデバ
イスとの間のＤＲＥＱ，ＤＡＣＫ＃の授受だけでなく、
例えばＰＣカードコントローラ１７のＰＣカード６１，
６２とＩＳＡ ＤＭＡＣ１５２１との間のＤＲＥＱ，Ｄ
ＡＣＫ＃の授受についてもＤＭＡシリアルチャネルプロ
トコルによって行うことができる。

【００５０】また、ＲＧＭ１５２２は、ＤＭＡシリアル
チャネルプロトコルと、ＰＢＡ１５１がサポートする標
準ＰＣＩスタイルのＲＥＧ＃／ＧＮＴ＃プロトコルとの
間の変換も行う。

【００５１】すなわち、外部ＩＳＡバス５上のデバイス
との間のＤＲＥＱ，ＤＡＣＫ＃の授受だけでなく、外部
ＰＣＩバス４上のＰＣＩマスタ４１との間のＲＥＱ＃，
ＧＮＴ＃の授受もＤＭＡシリアルチャネルプロトコルを
使用して行われる。この場合のＲＥＱ＃，ＧＮＴ＃の処
理は、ＲＧＭ１５２２によって次のように行われる。

【００５２】外部ＰＣＩバス４上のＰＣＩマスタ４１
（ＬＡＮボード、ＳＣＳＩボードなど）は、ＲＥＱ＃を
アクティブにすることによって、バス使用要求をＤＳ−
ＰＣＩ／ＩＳＡブリッジ装置２０に知らせる。ＤＳ−Ｐ
ＣＩ／ＩＳＡブリッジ装置２０は、シリアルＲＥＱ＃を
利用したシルアルデータ転送によって、バス使用要求を
ＲＧＭ１５２２へ知らせる。この場合、そのバス使用要
求の通知には、ＩＳＡデバイスによって使用されていな
いＤＭＡチャネルであるＤＲＥＱ４が用いられる。

【００５３】ＲＧＭ１５２２は、シリアルＲＥＱ＃信号
を分解し、シリアルＲＥＱ＃によってＤＲＥＱ４が通知
されたことを検出すると、ＲＥＱ＃をアクティブにして
ＰＢＡ１５１に対してバス使用を要求する。ＰＢＡ１５
１は、標準ＰＣＩのルールによって調停を行い、ＧＮＴ
＃によってＲＧＭ１５２２に対してバス使用を許可す
る。

【００５４】ＲＧＭ１５２２は、ＰＢＡ１５１からのＧ
ＮＴ＃を受け取ると、シリアルＧＮＴ＃を使用したシリ
アルデータ転送によって、バス使用が許可されたことを
ＤＳ−ＰＣＩ／ＩＳＡブリッジ装置２０に通知する。こ
の通知には、ＤＡＣＫ４が使用される。ＤＳ−ＰＣＩ／
ＩＳＡブリッジ装置２０は、ＲＧＭ１５２２が送信した
シリアルＧＮＴ＃信号を分解し、ＰＣＩマスタ４１にＧ
ＮＴ＃を与える。ＰＣＩマスタ４１は、ＧＮＴ＃を受け
取るとバスサイクルを開始する。

【００５５】次に、内部ＩＳＡ ＤＭＡルータ（ＩＩＤ
Ｒ）１５２３について説明する。内部ＩＳＡ ＤＭＡル
ータ（ＩＩＤＲ）１５２３は、プログラムされたマッピ
ング情報にしたがって、内部ＩＳＡバス３上のＤＭＡス
レーブ３１，３２，…にマッピングされるＤＭＡチャネ
ルを変更する。ＩＩＤＲ１５２３は、ＤＭＡスレーブ３
１，３２，…からのＤＲＥＱ信号の状態を、マッピング
情報に従って、それらデバイスのＤＭＡチャネル番号に
対応する内部ＤＲＥＱに変換して、ＩＳＡＤＭＡＣ１５
２１に伝える。また、ＩＩＤＲ１５２３は、ＩＳＡ Ｄ
ＭＡＣ１５２１からの内部ＤＡＣＫ＃を、マッピング情
報に従って、ＤＭＡスレーブ３１，３２が実際に使用し
ているＤＡＣＫ＃に変換して、内部ＩＳＡバス３上に出
力する。

【００５６】内部ＩＳＡバスブリッジ（ＩＩＢＢ）１５
３は、内部ＰＣＩバス２と内部ＩＳＡバス３とを繋ぐブ
リッジであり、メモリおよびＩ／Ｏなどの内部ＩＳＡバ
ス３上の全てのデバイスを制御する。このＩＩＢＢ１５
３は、ＩＳＡ ＤＭＡＣ１５２１がＤＭＡ転送のために
ＰＣＩバス２上に発生するメモリまたはＩ／Ｏサイクル
をプロトコル変換して、内部ＩＳＡバス３上へ伝える。

【００５７】ＰＣＩ−ＤＳブリッジ装置１６は、内部Ｐ
ＣＩバス２と、ドッキングステーションに導出されるＰ
ＣＩバス相当のドッキングバスとを繋ぐブリッジＬＳＩ
であり、ＰＣＩバス２上のエージェントとして機能す
る。このＰＣＩ−ＤＳブリッジ装置１６には、ＤＭＡシ
リアルチャンネルプロトコルによるシリアルＲＥＱ＃／
ＧＮＴ＃の転送の同期化のためのバッファが設けられて
いる。

【００５８】ＰＣカードコントローラ１７は、内部ＰＣ
Ｉバス２上のバスマスタであり、ＤＭＡシリアルチャネ
ルプロトコルをサポートしている。このＰＣカードコン
トローラ１７によって制御されるＰＣカード６１，６２
がＤＭＡ転送を要求した時、そのＤＭＡ要求すなわちＤ
ＲＥＱは、シリアルＲＥＱ＃よってＲＧＭ１５２２に送
信される。また、ＲＧＭ１５２２からのシリアルＧＮＴ
＃はＰＣカードコントローラ１７によってＤＡＣＫ＃に
分解されて、ＰＣカード６１または６２に渡される。

【００５９】ＰＣＩＤＭＡ１８は、ＰＣカードコントロ
ーラ１７と同様、内部ＰＣＩバス２上のエージェントで
あり、且つＤＭＡシリアルチャネルプロトコルをサポー
トしている。このＰＣＩＤＭＡ１８によって制御される
ＤＭＡスレーブ１９がＤＭＡ転送を要求した時、そのＤ
ＭＡ要求、すなわちＤＲＥＱはシリアルＲＥＱ＃よって
ＲＧＭ１５２２に送信される。また、ＲＧＭ１５２２か
らのシリアルＧＮＴ＃はＰＣＩＤＭＡ１８によってＤＡ
ＣＫ＃に分解されてＤＭＡスレーブ１９に通知される。

【００６０】ＤＳ−ＰＣＩ／ＩＳＡブリッジ装置２０
は、ＤＳコネクタを介してコンピュータ本体からドッキ
ングステーションに導出されるドッキングバス（ＰＣＩ
バス相当）と外部ＰＣＩバス４および外部ＩＳＡバス５
とを繋ぐブリッジＬＳＩである。このＤＳ−ＰＣＩ／Ｉ
ＳＡブリッジ装置２０は、ＰＣカードコントローラ１７
と同じく、ＰＣＩバス２上のバスマスタであり、且つＤ
ＭＡシリアルチャネルプロトコルをサポートしている。

【００６１】ＤＳ−ＰＣＩ／ＩＳＡブリッジ装置２０に
は、外部ＰＣＩバスブリッジ（ＥＰＢＢ；Ｅｘｔｅｒｎ
ａｌ ＰＣＩ Ｂｕｓ Ｂｒｉｄｇｅ）２０１、外部Ｉ
ＳＡバスブリッジ（ＥＩＢＢ；Ｅｘｔｅｒｎａｌ ＩＳ
Ａ Ｂｕｓ Ｂｒｉｄｇｅ）２０２、ローカルバスアー
ビタ（ＬＢＡ；Ｌｏｃａｌ Ｂｕｓ Ａｒｂｉｔｅｒ）
２０３、および外部ＩＳＡ ＤＭＡルータ（ＥＩＤＲ；
Ｅｘｔｅｒｎａｌ ＩＳＡ ＤＭＡ Ｒｏｕｔｅｒ）２
０４が設けられている。

【００６２】ＥＰＢＢ２０１は、内部ＰＣＩバス２上に
ＩＳＡ ＤＭＡＣ１５２１が発生するメモリサイクルお
よびＩ／ＯサイクルをＰＣＩ−ＤＳブリッジ１６を経由
して受け取り、それを外部ＰＣＩバス４上へ伝える。ま
た、外部ＰＣＩバス４上のＰＣＩマスタデバイス４１に
バス使用権が与えられた場合は、ＥＰＢＢ２０１は、外
部ＰＣＩバス４上のバストランザクションをドッキング
バス上に発生させる。

【００６３】ＥＩＢＢ２０２は、内部ＰＣＩバス２上に
ＩＳＡ ＤＭＡＣ１５２１が発生するメモリサイクルお
よびＩ／ＯサイクルをＰＣＩ−ＤＳブリッジ１６を経由
して受け取り、それをプロトコル変換して外部ＩＳＡバ
ス５上へ伝える。また、外部ＩＳＡバス５上のＩＳＡマ
スタデバイス４１にバス使用権が与えられた場合は、Ｅ
ＩＢＢ２０２は、外部ＩＳＡバス５上のバストランザク
ションをドッキングバス上に発生させる。

【００６４】ＬＢＡ２０３およびＥＩＤＲ２０４は、Ｄ
ＭＡシリアルチャネルプロトコルをサポートするために
設けられたものである。ＬＢＡ２０３は、外部ＰＣＩバ
ス４上のＰＣＩバスマスタ４１からのバス使用要求ＲＥ
Ｑ＃と、外部ＩＳＡバス５上のＩＳＡマスタ５１および
ＤＭＡスレーブ５２，５３からのＤＲＥＱ信号（基本的
にＩＳＡのＤＭＡチャンネル分ある）の状態の変化を監
視しており、最新の状態をシリアルＲＥＱ＃を利用した
ビット列のシリアル転送によって、ＰＣＩ−ＤＳブリッ
ジ１６経由でＲＧＭ１５２２へ伝える。

【００６５】シリアルＲＥＱ＃で送信されるビット列の
フォーマットは次の通りである。 ＬＢＡ２０３は、アクティブにされたＲＥＱ＃の前縁を
スタートｂｉｔ（Ｓ）とし、以後、ＤＭＡチャンネルの
０から７までを１クロックフレームづつ使用して、シリ
アルに伝える。チャンネル４のフレームは、ＰＣＩマス
タ４１のバス要求状態の変化を伝えるために使用され、
それ以外は、ＩＳＡマスタ５１，ＤＭＡスレーブ５２，
５３のＤＭＡ要求の状態変化を伝えるために使用され
る。

【００６６】各フレームは、“Ｌ”で要求なしを意味
し、“Ｈ”で要求ありを意味する。上述の例では、ＤＲ
ＥＱ０、２、７がアクティブであり、且つＰＣＩマスタ
４１がバス使用を要求している状態（ＤＲＥＱ４がアク
ティブ）に対応している。

【００６７】ＬＢＡ２０３は、２つの動作状態（プロシ
ード、フリーズ）を有する。ＲＧＭ１５２２からのシリ
アルＧＮＴ＃を受け取るまでは、ＬＢＡ２０３は、プロ
シード状態であり、常に最新の状態をＲＧＭ１５２２へ
伝えるように努力する。すなわち、プロシード状態で
は、ＰＣＩバスマスタ４１のＲＥＱ＃、またはＩＳＡマ
スタ５１、およびＤＭＡスレーブ５２，５３のＤＲＥＱ
状態の変化が発生する度に、それをＤＭＡシリアルチャ
ンネルプロトコルによってＲＧＭ１５２２に通知する。

【００６８】ＲＧＭ１５２２からのシルアルＧＮＴ＃を
受け取ると、ＬＢＡ２０３は、そのシルアルＧＮＴ＃に
含まれるビット列をデコードし、ＤＡＣＫ＃をＥＩＤＲ
２０４へ返すか、あるいは外部ＰＣＩバス４にＧＮＴ＃
を返す。

【００６９】シリアルＧＮＴ＃でＲＧＭ１５２２から送
信されるビット列のフォーマットは次の通りである。 ＲＧＭ１５２２は、アクティブにされたＧＮＴ＃の前縁
をスタートｂｉｔ（Ｓ）とし、以後、ＤＭＡチャンネル
のＤＡＣＫ＃０から７までのどれかひとつを３ｂｉｔで
コード化した情報を、ＬＳＢから順番に、各ｂｉｔに１
クロックフレームづつ割り当てて、シリアルに伝える。
チャンネル４のコードは、ＰＣＩマスタ４１のバス要求
状態に応答するＧＮＴ＃を伝えるために使用され、それ
以外は、ＩＳＡマスタ５１，ＤＭＡスレーブ５２，５３
のＤＭＡ要求に対するＤＡＣＫ＃を伝えるために使用さ
れる。

【００７０】上述の例では、チャンネルコード＝１であ
り、ＤＭＡチャンネル１が選択された（ＤＡＣＫ１＃が
与えられた）ことを意味する。一旦、ＧＮＴ＃を受け取
ると、ＬＢＡ２０３の動作状態はプロシード状態からフ
リーズ状態に切り換えられる。フリーズ状態は、そのＧ
ＮＴ＃に対応するデバイス（ＰＣＩマスター、ＩＳＡマ
スター、ＤＭＡスレーブ）がバスの使用要求を取り下げ
るまで維持され、その期間では、たとえ他のデバイスに
状態変化が生じても、それを通知するためのシリアルＲ
ＥＱ＃サイクルの実行は凍結され、ＲＥＱ＃はアクティ
ブ状態に維持され続ける。

【００７１】このシステムのＤＭＡシリアルチャンネル
プロトコルでは、ＰＣＩマスタ用に割り当てられたフレ
ームはチャネル４だけである。このため、外部ＰＣＩバ
ス４上に複数のＰＣＩマスタが存在する場合には、それ
ら複数のＰＣＩマスタからのＲＥＱ＃間の調停もＬＢＡ
２０３によって行われる。

【００７２】ＥＩＤＲ２０４は、プログラムされたマッ
ピング情報にしたがって、外部ＩＳＡバス５上のＩＳＡ
マスタ５１およびＤＭＡスレーブ５２，５３それぞれに
マッピングされるＤＭＡチャネルを変更する。このＥＩ
ＤＲ２０４と前述のＩＩＤＲ１５２３との共同作用によ
り、内部ＩＳＡバス３上のデバイスと外部ＩＳＡバス５
上のデバイスとにＤＭＡチャネルを排他的に割り当てる
ことができる。

【００７３】ＥＩＤＲ２０４は、ＩＳＡマスタ５１およ
びＤＭＡスレーブ５２，５３それぞれからのＤＲＥＱ信
号の状態を、マッピング情報に従って、それらデバイス
のＤＭＡチャネル番号に対応するＤＲＥＱ信号に変換し
てＬＢＡ２０３に伝える。また、ＥＩＤＲ２０４は、Ｌ
ＢＡ２０３からのＤＡＣＫ＃を、マッピング情報に従っ
て、ＩＳＡマスタ５１およびＤＭＡスレーブ５２，５３
が実際に使用しているＤＡＣＫ＃に変換して、外部ＩＳ
Ａバス５上に出力する。

【００７４】図１のシステムにおいては、内部ＰＣＩバ
ス２に結合された全てのＰＣＩエージェントの中の任意
のエージェント間、例えばＩＳＡ ＤＭＡＣ１５２１や
カードコントローラ１７などのＩＳＡ互換のデバイス
と、各種ブリッジとの間に、次のようなローカルルール
が規定されている。

【００７５】以下、図２および図３を参照して、ローカ
ルルールについて説明する。図２は、図１のシステムの
内でローカルルールに関係するユニットだけを抽出し、
それを一般化して示している。

【００７６】図２において、ＣＰＵ１０１、ホスト−Ｐ
ＣＩブリッジ装置１０２、システムメモリ１０３、ＰＣ
Ｉバス１０４は、それぞれ図１のＣＰＵ１１、ホスト−
ＰＣＩブリッジ装置１２、システムメモリ１３、内部Ｐ
ＣＩバス２に相当し、また図２のＰＣＩ−ＩＳＡブリッ
ジ（ブリッジＣ）１０５は図１の内部ＰＣＩ−ＩＳＡブ
リッジ装置１５またはＤＳ−ＰＣＩ／ＩＳＡブリッジ装
置２０などに相当する。さらに、図２の周辺Ｉ／Ｏデバ
イス１０８は図１のＤＭＡＣコア１５２またはカードコ
ントローラ１７などに相当する。

【００７７】図２においては、ＣＰＵ１０１とＰＣＩバ
ス１０４との間にはホスト−ＰＣＩブリッジ装置１０２
が設けられており、これによってＣＰＵ１０１のプロセ
ッサバスとＰＣＩバス１０４が繋がれる。システムメモ
リ１０３はホスト−ＰＣＩブリッジ装置１０２によって
制御される。また、ＰＣＩバス１０４とＩＳＡバス１０
６との間にはＰＣＩ−ＩＳＡブリッジ装置（ブリッジ
Ｃ）１０５が設けられており、これによってＰＣＩバス
１０４とＩＳＡバス１０７との間のバスサイクルのプロ
トコル変換が行われる。

【００７８】ＩＳＡバス１０６上の周辺Ｉ／Ｏデバイス
１０７とＰＣＩバス１０４上の周辺Ｉ／Ｏデバイス１０
８に連続するＩ／Ｏアドレス（例えば、６０Ｈ，６１
Ｈ）が割り当てられている場合、ＰＣＩ−ＩＳＡブリッ
ジ装置１０５と周辺Ｉ／Ｏデバイス１０８との間には、
図３に示されているようなローカルルールが予め規定さ
れる。

【００７９】このローカルルールは、周辺Ｉ／Ｏデバイ
ス１０８が８ビットＩ／Ｏデバイスである場合に対応す
るものである。すなわち、低アドレス側のＰＣＩ−ＩＳ
Ａブリッジ装置１０５は、ＰＣＩ−ＩＳＡブリッジ装置
１０５と周辺Ｉ／Ｏデバイス１０８に跨がったリードデ
ータ転送が要求された場合には、そのデータ転送のター
ゲットとしてＰＣＩバス１０４上のインタフェース制御
信号線（ＤＥＶＳＥＬ＃、ＴＲＤＹ＃，ＳＴＯＰ＃な
ど）の駆動を担当し、且つＰＣＩバス１０４上のデータ
バスＡＤ＜３１：０＞の中で第１のデータパスＡＤ＜
７：０＞、および第３および第４のデータパスＡＤ＜３
１：１６＞を駆動してデータを読み出し、第２のデータ
パスＡＤ＜１５：８＞は使用しない。

【００８０】また、周辺Ｉ／Ｏデバイス１０８は、ＰＣ
Ｉバス１０４上のリードサイクルを監視するリードスヌ
ープ機能を持ち、ＰＣＩ−ＩＳＡブリッジ装置１０５と
周辺Ｉ／Ｏデバイス１０８に跨がったリードデータ転送
が要求されたことを検出した場合には、インタフェース
制御信号線は制御せず、第２のデータパスＡＤ＜１５：
８＞を駆動してデータを読み出す。

【００８１】以下、このシステムにおけるＩ／Ｏリード
処理をＩ／Ｏアドレス６０Ｈのワードアクセス（２バイ
ト）が要求された場合を例にとって具体的に説明する。
この時、ＰＣＩバス１０４上で実行されるＩ／Ｏリード
サイクルで指定されるアドレス値はＰＣＩ−ＩＳＡブリ
ッジ装置１０５に割り当てられたアドレス範囲に属する
ので、そのＩ／Ｏリードサイクルに対してはＰＣＩ−Ｉ
ＳＡブリッジ装置１０５がＤＥＶＳＥＬ＃で応答する。
ここで、ＤＥＶＳＥＬ＃は、ＰＣＩ−ＩＳＡブリッジ装
置１０５がターゲットとして選択されたことを、Ｉ／Ｏ
リードサイクルを開始したイニシエータ、例えばホスト
−ＰＣＩブリッジ装置１０２に通知するために使用され
る信号である。

【００８２】そして、ＰＣＩ−ＩＳＡブリッジ装置１０
５は、ＰＣＩバス１０４上に出力されたアドレス値（６
０Ｈ）と、バイトイネーブルラインＢＥ＜３：０＞で指
定されるデータ転送サイズとに基づいて、ＰＣＩ−ＩＳ
Ａブリッジ装置１０５と周辺Ｉ／Ｏデバイス１０８に跨
がったリードデータ転送が要求されているか否かを検出
する。ここでは、バイトイネーブルラインＢＥ＜３：０
＞で指定される転送バイト数は２バイトであるので、Ｐ
ＣＩ−ＩＳＡブリッジ装置１０５に割り当てられたアド
レス範囲を越えたアクセスが要求されていることにな
る。

【００８３】このようにしてＰＣＩ−ＩＳＡブリッジ装
置１０５がＰＣＩ−ＩＳＡブリッジ装置１０５と周辺Ｉ
／Ｏデバイス１０８に跨がったリードデータ転送が要求
されていることを検出すると、ＩＳＡバス１０６上でＩ
／Ｏアドレス６０ＨのＩ／Ｏリードサイクルを行ってＩ
／Ｏデバイス１０７から１バイトのデータを読み出し、
それをＰＣＩバス１０４のデータバスＡＤ＜３１：０＞
上の第１データパスＡＤ＜７：０＞に出力する。また、
この場合、イニシエータにターゲットの状態を通知する
ためなどに使用されるインターフェース制御信号線（Ｔ
ＲＤＹ＃，ＳＴＯＰ＃など）の制御は全てＰＣＩ−ＩＳ
Ａブリッジ装置１０５によって行われる。

【００８４】ここで、ＴＲＤＹ＃は、ターゲットが現在
のデータフェーズを完了してレディー状態になったこと
を通知するための信号である。ＳＴＯＰ＃は、ターゲッ
トがイニシエータに対して現在のドランザクションの停
止を要求するために使用される信号である。

【００８５】周辺Ｉ／Ｏデバイス１０８は、ＰＣＩバス
１０４上のリードサイクルを監視しており、ＰＣＩバス
２上に出力されるアドレス値およびバイトイネーブルラ
インＢＥ＜３：０＞に基づいて、ＰＣＩ−ＩＳＡブリッ
ジ装置１０５と周辺Ｉ／Ｏデバイス１０８に跨がったリ
ードデータ転送が要求されていることを検出すると、Ｉ
／Ｏアドレス６１ＨのＩ／Ｏポートからデータを読み出
し、それをＰＣＩバス１０４のデータバスＡＤ＜３１：
０＞上の第２データパスＡＤ＜１５：８＞に出力する。

【００８６】ＰＣＩバス２上の最大データ転送幅は４バ
イトであり、周辺Ｉ／Ｏデバイス１０８は８ビットデバ
イスであるので、ＰＣＩ−ＩＳＡブリッジ装置１０５と
周辺Ｉ／Ｏデバイス１０８に跨がったリードデータ転送
が要求された時にＰＣＩ−ＩＳＡブリッジ装置１０５が
行う最大転送幅は３バイトとなる。よって、バイトイネ
ーブルラインＢＥ＜３：０＞によって指定される転送幅
が１バイト、２バイト、３バイト、４バイトのいずれの
場合でも、正常なリードデータ転送を行うことができ
る。

【００８７】以上のように、図２のシステムでは、ＰＣ
Ｉバス１０４に接続されたＰＣＩ−ＩＳＡブリッジ装置
１０５と周辺Ｉ／Ｏデバイス１０８の間にローカルルー
ルが決められており、２つの装置に跨がるリードデータ
転送が要求された場合には、それらＰＣＩ−ＩＳＡブリ
ッジ装置１０５と周辺Ｉ／Ｏデバイス１０８によって互
いに異なるデータパスが利用される。また、低アドレス
側のＰＣＩ−ＩＳＡブリッジ装置１０５は前述のリード
データ転送のターゲットとしてアドレス指定されるが、
周辺Ｉ／Ｏデバイス１０８についてはアドレス指定され
ないので、通常は、バスサイクルに応答できない。この
ため、高アドレス側の周辺Ｉ／Ｏデバイス１０８にはリ
ードスヌープ機能が設けられており、このリードスヌー
プ機能によって前述のリードデータ転送が要求されたこ
とを検出すると、自身に割り当てられたデータパスを利
用してデータ読み出しを行う。

【００８８】よって、ＰＣＩ−ＩＳＡブリッジ装置１０
５と周辺Ｉ／Ｏデバイス１０８の２つの装置に跨がるリ
ードデータ転送が要求された場合でも、それら２つの装
置がそのバスサイクルにそれぞれ適切に応答できるよう
になり、要求されたリードデータ転送を正常に行うこと
が可能となる。

【００８９】なお、周辺Ｉ／Ｏデバイス１０８が１６ビ
ットデバイスであれば、ＰＣＩ−ＩＳＡブリッジ装置１
０５と周辺Ｉ／Ｏデバイス１０８にそれぞれ異なるデー
タパスを２バイトずつ割り当てる事が好ましい。

【００９０】また、システム構成によっては、ＰＣＩバ
スに接続される異なる３つ以上のデバイスに跨がったリ
ードデータ転送が行われることもあるので、前述のロー
カルルールは、そのようなリードデータ転送が要求され
る可能性がある全てのデバイス間で規定することが好ま
しい。また、この場合には、ターゲットとして動作する
側の機能とリードスヌープする側の機能の双方を各デバ
イスに用意しておき、どちらの立場でも動作できるよう
に構成しておくことが望ましい。

【００９１】

【発明の効果】以上の説明したように、この発明によれ
ば、ＰＣＩバスに接続された第１および第２の２つの周
辺装置の間にローカルルールが決められており、２つの
周辺装置に跨がるリードデータ転送が要求された場合に
は、第１および第２の２つの周辺装置によって互いに異
なるデータパスが利用される。また、低アドレス側の第
１の周辺装置は第１および第２の周辺装置に跨がるリー
ドデータ転送が要求された場合にはターゲットとしてア
ドレス指定されるが、第２の周辺装置はアドレス指定さ
れないので、通常はバスサイクルに応答できない。この
ため、高アドレス側の第２の周辺装置にはバス上のリー
ドサイクルを監視するリードスヌープ機能が設けられて
いる。よって、２つの周辺装置に跨がるリードデータ転
送が要求された場合には第１および第２の２つの周辺装
置がそのバスサイクルにそれぞれ適切に応答できるよう
になり、要求されたリードデータ転送を正常に行うこと
が可能となる。

【図面の簡単な説明】

【図１】この発明の一実施形態に係るコンピュータシス
テム全体の構成を示すブロック図。

【図２】同実施形態のシステムに設けられたユニットの
中でローカルルールに関係するユニットを抽出し、それ
らの接続関係を一般化して示すブロック図。

【図３】同実施形態のシステムで採用されているローカ
ルルールを説明するための図。

【図４】従来のＰＣＩバスシステムの一例を示すブロッ
ク図。

【図５】従来のＰＣＩバスシステムの他の例を示すブロ
ック図。

【符号の説明】

１…プロセッサバス、２…内部ＰＣＩバス、３…内部Ｉ
ＳＡバス、４…外部ＰＣＩバス、５…外部ＩＳＡバス、
１１…ＣＰＵ、１２…ホスト／ＰＣＩブリッジ装置、１
３…システムメモリ、１４…内部ＰＣＩバス上のＰＣＩ
マスタデバイス、１５…内部ＰＣＩ−ＩＳＡブリッジ装
置、１６…ＰＣＩ−ＤＳブリッジ装置、１７…ＰＣカー
ドコントローラ、２０…ＤＳ−ＰＣＩ／ＩＳＡブリッジ
装置、３１，３２…内部ＩＳＡバス上のＩ／Ｏ（ＤＭＡ
スレーブ）、４１…外部ＰＣＩバス上のＩ／Ｏ（ＰＣＩ
マスタ）、５１，５２，５３…外部ＩＳＡバス上のＩ／
Ｏ（ＩＳＡマスタ、ＤＭＡスレーブ）、１０１…ＣＰ
Ｕ、１０２…ホストーＰＣＩブリッジ、１０３…システ
ムメモリ、１０５…ＰＣＩ−ＩＳＡブリッジ、１０７…
ＩＳＡデバイス、１０８…ＰＣＩデバイス、１５１…Ｐ
ＣＩバスアービタ（ＰＢＡ）、１５２…ＤＭＡＣコア
（ＭＰＰＤＭＡ）、１５３…内部ＩＳＡバスブリッジ
（ＩＩＢＢ）、２０１…外部ＰＣＩバスブリッジ（ＥＰ
ＢＢ）、２０２…外部ＩＳＡバスブリッジ（ＥＩＢ
Ｂ）、２０３…ローカルバスアービタ（ＬＢＡ）、２０
４…外部ＩＳＡ ＤＭＡルータ（ＥＩＤＲ）、１５２１
…ＩＳＡ ＤＭＡＣ、１５２２…バスリクエストおよび
グラントマネージャ（ＲＧＭ）、１５２３…内部ＩＳＡ
ＤＭＡルータ（ＩＩＤＲ）。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 ＰＣＩバスと、 このＰＣＩバスに接続され、第１のアドレス範囲、およ
   びその第１のアドレス範囲に後続する第２のアドレス範
   囲がそれぞれ割り当てられている第１および第２の少な
   くとも２つのＰＣＩエージェントとを具備し、 前記第１のＰＣＩエージェントは、 リードサイクルにおいてアドレス指定されたとき、前記
   ＰＣＩバス上に出力されるアドレス値およびデータ転送
   サイズ情報（ＢＥ）によって指定されるリード転送対象
   のデータが前記第１および第２のアドレス範囲に跨がっ
   て存在するか否かを検出する手段と、 前記第１および第２のアドレス範囲に跨がって存在する
   ことが検出されたとき、前記リード転送対象データの中
   で前記第１のアドレス範囲に属するデータを前記ＰＣＩ
   バスに定義されている複数のデータパス内の所定のデー
   タパスを使用して前記ＰＣＩバス上に出力する手段とを
   具備し、 前記第２のＰＣＩエージェントは、 前記ＰＣＩバス上のリードサイクルを監視し、前記ＰＣ
   Ｉバス上に出力されるアドレス値およびデータ転送サイ
   ズ情報（ＢＥ）によって指定されるリードデータ転送対
   象のデータが前記第１および第２のアドレス範囲に跨が
   って存在することを検出したとき、前記リード転送対象
   データの中で前記第２のアドレス範囲に属するデータを
   前記第１のＰＣＩエージェントが使用するデータパスと
   異なるデータパスを使用して前記ＰＣＩバス上に出力す
   る手段とを具備することを特徴とするコンピュータシス
   テム。
2. 【請求項２】 前記ＰＣＩバス上にはバスサイクルによ
   ってアドレス指定されたＰＣＩターゲットによって駆動
   されるインターフェース制御信号線としてターゲットレ
   ディ（ＴＲＤＹ＃）信号線、ストップ（ＳＴＯＰ＃）信
   号線、およびデバイスセククト（ＤＥＶＳＥＬ＃）信号
   線が定義されており、 前記第２のＰＣＩエージェントは、前記リードデータ転
   送対象のデータが前記第１および第２のアドレス範囲に
   跨がって存在するとき、前記インターフェース制御信号
   線が前記第１のＰＣＩエージェントのみによって駆動さ
   れるように前記インターフェース制御信号線の駆動を抑
   制することを特徴とする請求項１記載のコンピュータシ
   ステム。
3. 【請求項３】 前記ＰＣＩバスには、それぞれ１バイト
   幅を持つ第１乃至第４のデータパス（ＡＤ７：０、ＡＤ
   １５：８、ＡＤ２３：１６、ＡＤ３１：２４）が定義さ
   れており、 前記第１のＰＣＩエージェントには、リード転送対象の
   データが前記第１および第２のアドレス範囲に跨がって
   存在することが検出されたときに使用可能なデータパス
   として、前記ＰＣＩバス上の第１、第３および第４のデ
   ータパス（ＡＤ７：０、ＡＤ３１：１６）が割り当てら
   れており、 前記第２のＰＣＩエージェントには、リード転送対象の
   データが前記第１および第２のアドレス範囲に跨がって
   存在することが検出されたときに使用可能なデータパス
   として、前記ＰＣＩバス上の第２のデータパス（ＡＤ１
   ５：８）が割り当てられていることを特徴とする請求項
   １記載のコンピュータシステム。
4. 【請求項４】 前記ＰＣＩバスには、それぞれ１バイト
   幅を持つ第１乃至第４のデータパス（ＡＤ７：０、ＡＤ
   １５：８、ＡＤ２３：１６、ＡＤ３１：２４）が定義さ
   れており、 前記データ転送サイズ情報（ＢＥ）は、４ビットのバイ
   トイネーブル信号（ＢＥ３，ＢＥ２，ＢＥ１，ＢＥ０）
   から構成されていることを特徴とする請求項１記載のコ
   ンピュータシステム。
5. 【請求項５】 前記第１のＰＣＩエージェントは、前記
   ＰＣＩバスと他のバスとを繋ぐブリッジ装置であること
   を特徴とする請求項１記載のコンピュータシステム。