JPH10283306A - コンピュータシステムおよびブリッジ装置 - Google Patents
コンピュータシステムおよびブリッジ装置Info
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- JPH10283306A JPH10283306A JP8384197A JP8384197A JPH10283306A JP H10283306 A JPH10283306 A JP H10283306A JP 8384197 A JP8384197 A JP 8384197A JP 8384197 A JP8384197 A JP 8384197A JP H10283306 A JPH10283306 A JP H10283306A
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- arbiter
- pci
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- master
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Abstract
(57)【要約】
【課題】２つのＰＣＩバス間でマスタ動作を独立に開始
できるようにし、バス転送レートの向上を図る。 【解決手段】ＰＣＩ−ＰＣＩ／ＩＳＡブリッジ１８を介
して接続される内部ＰＣＩバス２および外部ＰＣＩバス
４にそれぞれ独立にアービタ１３１，１８１が設けられ
ており、内部ＰＣＩバス２上のデバイスからのマスタ要
求に対する調停と、外部ＰＣＩバス４上のデバイスから
のマスタ要求に対する調停は独立して行われる。このた
め、同一バス上のデバイス間のトランザクションについ
ては他のバスの空きを待たずに開始することができ、各
バスで独立にマスタ動作を開始することが可能となる。
できるようにし、バス転送レートの向上を図る。 【解決手段】ＰＣＩ−ＰＣＩ／ＩＳＡブリッジ１８を介
して接続される内部ＰＣＩバス２および外部ＰＣＩバス
４にそれぞれ独立にアービタ１３１，１８１が設けられ
ており、内部ＰＣＩバス２上のデバイスからのマスタ要
求に対する調停と、外部ＰＣＩバス４上のデバイスから
のマスタ要求に対する調停は独立して行われる。このた
め、同一バス上のデバイス間のトランザクションについ
ては他のバスの空きを待たずに開始することができ、各
バスで独立にマスタ動作を開始することが可能となる。
Description
【０００１】
【発明の属する技術分野】この発明はコンピュータシス
テムおよびブリッジ装置に関し、特に複数のバスマスタ
それぞれからのバスアクセス要求を調停してバス使用を
１つのバスマスタに許可するバスアービトレーション機
能を持つコンピュータシステムおよびブリッジ装置に関
する。
テムおよびブリッジ装置に関し、特に複数のバスマスタ
それぞれからのバスアクセス要求を調停してバス使用を
１つのバスマスタに許可するバスアービトレーション機
能を持つコンピュータシステムおよびブリッジ装置に関
する。
【０００２】
【従来の技術】従来、パーソナルコンピュータに使用さ
れるシステムバスとしては、ＩＳＡ（Ｉｎｄｕｓｔｒｙ
Ｓｔａｎｄａｒｄ Ａｒｃｈｉｔｅｃｔｕｒｅ）バス
やＥＩＳＡ（Ｅｘｔｅｎｄｅｄ ＩＳＡ）バスが主流で
あった。最近では、データ転送速度の高速化や、プロセ
ッサに依存しないシステムアーキテクチャの構築のため
に、デスクトップ型のパーソナルコンピュータを中心
に、ＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎ
ｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ）バスが採用され始めて
いる。
れるシステムバスとしては、ＩＳＡ（Ｉｎｄｕｓｔｒｙ
Ｓｔａｎｄａｒｄ Ａｒｃｈｉｔｅｃｔｕｒｅ）バス
やＥＩＳＡ（Ｅｘｔｅｎｄｅｄ ＩＳＡ）バスが主流で
あった。最近では、データ転送速度の高速化や、プロセ
ッサに依存しないシステムアーキテクチャの構築のため
に、デスクトップ型のパーソナルコンピュータを中心
に、ＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎ
ｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ）バスが採用され始めて
いる。
【０００３】ＰＣＩバスにおいては、全てのデータ転送
はブロック転送を基本としており、これら各ブロック転
送はバースト転送を用いて実現されている。これによ
り、ＰＣＩバスでは、最大１３３Ｍバイト／秒（データ
バスが３２ビット幅の時）のデータ転送速度を実現でき
る。したがって、ＰＣＩバスを採用すると、Ｉ／Ｏデバ
イス間、およびシステムメモリとＩ／Ｏデバイスとの間
のデータ転送などを高速に行うことが可能となり、シス
テム性能を高めることができる。
はブロック転送を基本としており、これら各ブロック転
送はバースト転送を用いて実現されている。これによ
り、ＰＣＩバスでは、最大１３３Ｍバイト／秒（データ
バスが３２ビット幅の時）のデータ転送速度を実現でき
る。したがって、ＰＣＩバスを採用すると、Ｉ／Ｏデバ
イス間、およびシステムメモリとＩ／Ｏデバイスとの間
のデータ転送などを高速に行うことが可能となり、シス
テム性能を高めることができる。
【０００４】ＰＣＩバス上のバスマスタがデータ転送を
実行するとき、そのバスマスタはＰＣＩバスアービタに
ＰＣＩバスの使用を要求することが必要である。ＰＣＩ
バスアービタは、ＰＣＩバスの使用を要求している複数
のバスマスタの中の１つのバスマスタにバス使用を許可
する。バス使用が許可されたバスマスタは、データ転送
を開始することができる。ＰＣＩバスシステムにおける
バスマスタとＰＣＩバスアービタとの関係を図４に示
す。
実行するとき、そのバスマスタはＰＣＩバスアービタに
ＰＣＩバスの使用を要求することが必要である。ＰＣＩ
バスアービタは、ＰＣＩバスの使用を要求している複数
のバスマスタの中の１つのバスマスタにバス使用を許可
する。バス使用が許可されたバスマスタは、データ転送
を開始することができる。ＰＣＩバスシステムにおける
バスマスタとＰＣＩバスアービタとの関係を図４に示
す。
【０００５】図４に示されているように、ＰＣＩバス上
に存在する全てのバスマスタ８１〜８６の各々は、バス
リクエスト信号線（ＲＥＱ＃）およびバスアクセス許可
信号線（ＧＮＴ＃）からなる一対のアービトレーション
線を有している。これらバスリクエスト信号線（ＲＥＱ
＃）およびバスアクセス許可信号線（ＧＮＴ＃）は、Ｐ
ＣＩバスアービタ９１に直接接続されている。データ転
送を実行しようとするバスマスタは、そのバスリクエス
ト信号線（ＲＥＱ＃）をアクティブにし、バスアクセス
許可信号線（ＧＮＴ＃）がアクティブにされるのを待
つ。
に存在する全てのバスマスタ８１〜８６の各々は、バス
リクエスト信号線（ＲＥＱ＃）およびバスアクセス許可
信号線（ＧＮＴ＃）からなる一対のアービトレーション
線を有している。これらバスリクエスト信号線（ＲＥＱ
＃）およびバスアクセス許可信号線（ＧＮＴ＃）は、Ｐ
ＣＩバスアービタ９１に直接接続されている。データ転
送を実行しようとするバスマスタは、そのバスリクエス
ト信号線（ＲＥＱ＃）をアクティブにし、バスアクセス
許可信号線（ＧＮＴ＃）がアクティブにされるのを待
つ。
【０００６】ＰＣＩバスアービタ９１は、アクティブに
されているバスリクエスト信号線（ＲＥＱ＃）の中から
バス使用権を与えるべき１つのバスリクエスト信号線
（ＲＥＱ＃）を所定のアービトレーションアルゴリズム
に従って決定し、そのバスリクエスト信号線（ＲＥＱ
＃）に対応するバスアクセス許可信号線（ＧＮＴ＃）を
アクティブにする。バスアクセス許可信号線（ＧＮＴ
＃）がアクティブにされたバスマスタは、フレーム信号
（ＦＲＡＭＥ＃）をアクティブにして、ターゲットとの
間のデータ転送を開始する。必要なデータ転送が全て完
了した時、バスマスタは、バスリクエスト信号線（ＲＥ
Ｑ＃）をインアクティブにしてＰＣＩバスを解放する。
されているバスリクエスト信号線（ＲＥＱ＃）の中から
バス使用権を与えるべき１つのバスリクエスト信号線
（ＲＥＱ＃）を所定のアービトレーションアルゴリズム
に従って決定し、そのバスリクエスト信号線（ＲＥＱ
＃）に対応するバスアクセス許可信号線（ＧＮＴ＃）を
アクティブにする。バスアクセス許可信号線（ＧＮＴ
＃）がアクティブにされたバスマスタは、フレーム信号
（ＦＲＡＭＥ＃）をアクティブにして、ターゲットとの
間のデータ転送を開始する。必要なデータ転送が全て完
了した時、バスマスタは、バスリクエスト信号線（ＲＥ
Ｑ＃）をインアクティブにしてＰＣＩバスを解放する。
【０００７】このような集中制御型のバスアービトレー
ションは、デバイス間のバスアクセスの衝突を効率よく
防止できるが、２つのＰＣＩバスをブリッジ接続したシ
ステム構成においてはバス転送レートが低下される問題
が生じる。以下、この問題について図３を参照して説明
する。
ションは、デバイス間のバスアクセスの衝突を効率よく
防止できるが、２つのＰＣＩバスをブリッジ接続したシ
ステム構成においてはバス転送レートが低下される問題
が生じる。以下、この問題について図３を参照して説明
する。
【０００８】図３は、ＰＣＩ−ＰＣＩ／ＩＳＡブリッジ
を持つドッキングステーションと、ポータブルコンピュ
ータとをドッキングさせた時の概略ブロック図である。
図において、１はＣＰＵ１１のバスであるホストバス、
２は内部ＰＣＩバス、３は内部ＩＳＡバス、４は外部Ｐ
ＣＩバス、５は外部ＩＳＡバスであり、２１は内部ＰＣ
Ｉバス２のマスタを決定するための複数対のＲＥＱ＃／
ＧＮＴ＃ライン、４１は外部ＰＣＩバス４のマスタを決
定するための複数対のＲＥＱ＃／ＧＮＴ＃ラインであ
る。
を持つドッキングステーションと、ポータブルコンピュ
ータとをドッキングさせた時の概略ブロック図である。
図において、１はＣＰＵ１１のバスであるホストバス、
２は内部ＰＣＩバス、３は内部ＩＳＡバス、４は外部Ｐ
ＣＩバス、５は外部ＩＳＡバスであり、２１は内部ＰＣ
Ｉバス２のマスタを決定するための複数対のＲＥＱ＃／
ＧＮＴ＃ライン、４１は外部ＰＣＩバス４のマスタを決
定するための複数対のＲＥＱ＃／ＧＮＴ＃ラインであ
る。
【０００９】さらに、１１はＣＰＵ、１２は主メモリ、
１３は主メモリ１２の制御及びホストバス１と内部ＰＣ
Ｉバス２間でサイクル変換を行う為のホスト−ＰＣＩブ
リッジ、１３１は内部ＰＣＩバス２用のアービタでホス
ト−ＰＣＩブリッジ１３に内蔵される。１４は内部ＰＣ
Ｉバス２と内部ＩＳＡバス３間でサイクル変換を行うＰ
ＣＩ−ＩＳＡブリッジ、１５はＢＩＯＳ−ＲＯＭ、１６
は内部ＩＳＡデバイス、１７は内部ＰＣＩデバイス、１
８は内部ＰＣＩバス２と外部ＰＣＩバス４及び外部ＩＳ
Ａバス５間でサイクル変換を行うためのＰＣＩ一ＰＣＩ
／ＩＳＡブリッジ、１９は外部ＰＣＩデバイス、２０は
外部ＩＳＡデバイスである。
１３は主メモリ１２の制御及びホストバス１と内部ＰＣ
Ｉバス２間でサイクル変換を行う為のホスト−ＰＣＩブ
リッジ、１３１は内部ＰＣＩバス２用のアービタでホス
ト−ＰＣＩブリッジ１３に内蔵される。１４は内部ＰＣ
Ｉバス２と内部ＩＳＡバス３間でサイクル変換を行うＰ
ＣＩ−ＩＳＡブリッジ、１５はＢＩＯＳ−ＲＯＭ、１６
は内部ＩＳＡデバイス、１７は内部ＰＣＩデバイス、１
８は内部ＰＣＩバス２と外部ＰＣＩバス４及び外部ＩＳ
Ａバス５間でサイクル変換を行うためのＰＣＩ一ＰＣＩ
／ＩＳＡブリッジ、１９は外部ＰＣＩデバイス、２０は
外部ＩＳＡデバイスである。
【００１０】ここで、外部ＰＣＩデバイス１９がマスタ
となって内部ＰＣＩバス２を経由してメモリ１２をアク
セスする場合を考える。外部ＰＣＩデバイス１９は、ま
ず、自身に割り当てられたＲＥＱ＃／ＧＮＴ＃ライン４
１に対してＲＥＱ＃信号をアサートする。ＰＣＩ−ＰＣ
Ｉ／ＩＳＡブリッジ１８はこのＲＥＱ＃信号を受ける
と、自身に割り当てられたＲＥＱ＃／ＧＮＴ＃ライン２
１にＲＥＱ＃信号をアサートし、これが内部ＰＣＩバス
アービタ１３１に伝えられる。内部ＰＣＩバスアービタ
１３１は、他のＰＣＩデバイスからのＲＥＱ＃信号との
調停を行い、ＰＣＩ−ＰＣＩ／ＩＳＡブリッジ１８に対
してマスタ動作許可を示すＧＮＴ＃信号をＲＥＱ＃／Ｇ
ＮＴ＃ライン２１を経由してアサートする。
となって内部ＰＣＩバス２を経由してメモリ１２をアク
セスする場合を考える。外部ＰＣＩデバイス１９は、ま
ず、自身に割り当てられたＲＥＱ＃／ＧＮＴ＃ライン４
１に対してＲＥＱ＃信号をアサートする。ＰＣＩ−ＰＣ
Ｉ／ＩＳＡブリッジ１８はこのＲＥＱ＃信号を受ける
と、自身に割り当てられたＲＥＱ＃／ＧＮＴ＃ライン２
１にＲＥＱ＃信号をアサートし、これが内部ＰＣＩバス
アービタ１３１に伝えられる。内部ＰＣＩバスアービタ
１３１は、他のＰＣＩデバイスからのＲＥＱ＃信号との
調停を行い、ＰＣＩ−ＰＣＩ／ＩＳＡブリッジ１８に対
してマスタ動作許可を示すＧＮＴ＃信号をＲＥＱ＃／Ｇ
ＮＴ＃ライン２１を経由してアサートする。
【００１１】ＧＮＴ＃信号がアサートされると、ＰＣＩ
−ＰＣＩ／ＩＳＡブリッジ１８は、これをＲＥＱ＃／Ｇ
ＮＴ＃ライン４１を経由してマスタ動作要求をした外部
ＰＣＩデバイス１９に伝達する。以上により、外部ＰＣ
Ｉデバイス１９は外部ＰＣＩバス上でマスタとしての動
作を開始することができることになる。
−ＰＣＩ／ＩＳＡブリッジ１８は、これをＲＥＱ＃／Ｇ
ＮＴ＃ライン４１を経由してマスタ動作要求をした外部
ＰＣＩデバイス１９に伝達する。以上により、外部ＰＣ
Ｉデバイス１９は外部ＰＣＩバス上でマスタとしての動
作を開始することができることになる。
【００１２】このように、このシステム構成では、内部
ＰＣＩバス２と外部ＰＣＩバス４のマスタを決定する為
のアービトレーション回路が１つしかない（１３１のア
ービタのみ）ため、外部ＰＣＩデバイス１９がマスタ動
作する場合であっても、必ず内部ＰＣＩバス用アービタ
１３１が使用される。これは、外部ＰＣＩバス４上のデ
バイス１９間でデータ転送を行う場合も同様であり、ト
ランザクションを開始するマスタデバイス１９は、内部
ＰＣＩバス２が空かない限りマスタ動作を開始できな
い。
ＰＣＩバス２と外部ＰＣＩバス４のマスタを決定する為
のアービトレーション回路が１つしかない（１３１のア
ービタのみ）ため、外部ＰＣＩデバイス１９がマスタ動
作する場合であっても、必ず内部ＰＣＩバス用アービタ
１３１が使用される。これは、外部ＰＣＩバス４上のデ
バイス１９間でデータ転送を行う場合も同様であり、ト
ランザクションを開始するマスタデバイス１９は、内部
ＰＣＩバス２が空かない限りマスタ動作を開始できな
い。
【００１３】さらに、外部ＩＳＡデバイス２０がマスタ
となって動作するときにおいても、内部ＰＣＩバス用ア
ービタ１３１を使用するため、外部ＰＣＩデバイス１９
と外部ＩＳＡデバイス２０が同時にマスタとなって動作
することもない。
となって動作するときにおいても、内部ＰＣＩバス用ア
ービタ１３１を使用するため、外部ＰＣＩデバイス１９
と外部ＩＳＡデバイス２０が同時にマスタとなって動作
することもない。
【００１４】
【発明が解決しようとする課題】上述したように、従来
では複数のバスそれぞれが共通のアービタを使用する
為、同一バス上のデバイス間のデータ転送であってもす
べてのバスの空きを待たなくてはマスタ動作を開始する
ことができず、バスの転送レートが低下するという間題
があった。
では複数のバスそれぞれが共通のアービタを使用する
為、同一バス上のデバイス間のデータ転送であってもす
べてのバスの空きを待たなくてはマスタ動作を開始する
ことができず、バスの転送レートが低下するという間題
があった。
【００１５】この発明は上記の課題を解決するためにな
されたものであり、各バス上で独立にマスタ動作を開始
できるようにし、バス転送レートの向上を実現し得るコ
ンピュータシステムおよびブリッジ装置を提供すること
を目的とする。
されたものであり、各バス上で独立にマスタ動作を開始
できるようにし、バス転送レートの向上を実現し得るコ
ンピュータシステムおよびブリッジ装置を提供すること
を目的とする。
【００１６】また、この発明は、各バスが独立に動作で
きるようにしたときに発生するアクセスの競合に対して
柔軟に対処することができるコンピュータシステムおよ
びブリッジ装置を提供することを目的とする。
きるようにしたときに発生するアクセスの競合に対して
柔軟に対処することができるコンピュータシステムおよ
びブリッジ装置を提供することを目的とする。
【００１７】
【課題を解決するための手段】この発明のコンピュータ
システムは、第１バス上のデバイス間でバスアービトレ
ーションを行う第１のアービタと、第２バス上のデバイ
ス間でバスアービトレーションを行う第２のアービタ
と、前記第１バスと前記第２バス間をつなぐブリッジ装
置とを具備し、このブリッジ装置は、前記第１バス上の
デバイスから前記第２バス上のデバイスへの第１バスト
ランザクションに応答して前記第２のアービタに前記第
２バスの使用権を要求し、許可されたときに前記第２バ
ス上に前記第１バストランザクションを発行する第１の
マスタアクセス制御手段と、前記第２バス上のデバイス
から前記第１バス上のデバイスへの第２バストランザク
ションに応答して前記第１のアービタに前記第１バスの
使用権を要求し、許可されたときに前記第１バス上に前
記第２バストランザクションを発行する第２のマスタア
クセス制御手段とを具備することを特徴とする。
システムは、第１バス上のデバイス間でバスアービトレ
ーションを行う第１のアービタと、第２バス上のデバイ
ス間でバスアービトレーションを行う第２のアービタ
と、前記第１バスと前記第２バス間をつなぐブリッジ装
置とを具備し、このブリッジ装置は、前記第１バス上の
デバイスから前記第２バス上のデバイスへの第１バスト
ランザクションに応答して前記第２のアービタに前記第
２バスの使用権を要求し、許可されたときに前記第２バ
ス上に前記第１バストランザクションを発行する第１の
マスタアクセス制御手段と、前記第２バス上のデバイス
から前記第１バス上のデバイスへの第２バストランザク
ションに応答して前記第１のアービタに前記第１バスの
使用権を要求し、許可されたときに前記第１バス上に前
記第２バストランザクションを発行する第２のマスタア
クセス制御手段とを具備することを特徴とする。
【００１８】このコンピュータシステムにおいては、ブ
リッジ装置を介して接続される第１及び第２バスにそれ
ぞれ独立にアービタが設けられており、第１バス上のデ
バイスからのマスタ要求に対する調停と、第２バス上の
デバイスからのマスタ要求に対する調停は独立して行わ
れる。このため、同一バス上のデバイス間のトランザク
ションについては他のバスの空きを待たずに開始するこ
とができ、各バスで独立にマスタ動作を開始することが
可能となる。また、各バス上で独立に開始されたトラン
ザクションが他方のバス上のデバイスをアクセス対象と
するアクセス要求であった場合には、ブリッジ装置によ
ってそのアクセス対象デバイスが属するバス側のアービ
タに対してバス使用要求が発行され、バス使用が許可さ
れたときに、一方のバス上のトランザクションが他方の
バス上に伝達される。したがって、バス間に跨るバスト
ランザクションについても競合を調停でき、正常なアク
セス処理を行うことが可能となる。
リッジ装置を介して接続される第１及び第２バスにそれ
ぞれ独立にアービタが設けられており、第１バス上のデ
バイスからのマスタ要求に対する調停と、第２バス上の
デバイスからのマスタ要求に対する調停は独立して行わ
れる。このため、同一バス上のデバイス間のトランザク
ションについては他のバスの空きを待たずに開始するこ
とができ、各バスで独立にマスタ動作を開始することが
可能となる。また、各バス上で独立に開始されたトラン
ザクションが他方のバス上のデバイスをアクセス対象と
するアクセス要求であった場合には、ブリッジ装置によ
ってそのアクセス対象デバイスが属するバス側のアービ
タに対してバス使用要求が発行され、バス使用が許可さ
れたときに、一方のバス上のトランザクションが他方の
バス上に伝達される。したがって、バス間に跨るバスト
ランザクションについても競合を調停でき、正常なアク
セス処理を行うことが可能となる。
【００１９】また、ブリッジ装置が前記第１バスおよび
第２バス間だけでなく、それらバスと第３バスとの間で
もトランザクションを相互に変換する構成である場合に
は、各バスからのアクセス要求を保持するためのバッフ
ァと、これらバッファに保持されたアクセス要求を基に
各バスに対するマスタアクセスを行う際にどのバッファ
に保持されたアクセス要求を優先処理するかを調停する
ためのマスタアクセス制御手段を各バス毎に設け、さら
に、これらマスタアクセス制御手段それぞれに対してマ
スタアクセス調停機能の優先処理順位およびその優先処
理順位の切り替え方式を設定するための制御レジスタを
設けることが好ましい。これにより、バス毎にマスタア
クセス調停機能の優先処理順位およびその優先処理順位
の切り替えを個別に行えるようになり、各バスが独立に
動作できるようにしたときに発生するアクセスの競合に
対して柔軟に対処できるようになり、システム全体のパ
フォーマンス向上を図ることが可能となる。
第２バス間だけでなく、それらバスと第３バスとの間で
もトランザクションを相互に変換する構成である場合に
は、各バスからのアクセス要求を保持するためのバッフ
ァと、これらバッファに保持されたアクセス要求を基に
各バスに対するマスタアクセスを行う際にどのバッファ
に保持されたアクセス要求を優先処理するかを調停する
ためのマスタアクセス制御手段を各バス毎に設け、さら
に、これらマスタアクセス制御手段それぞれに対してマ
スタアクセス調停機能の優先処理順位およびその優先処
理順位の切り替え方式を設定するための制御レジスタを
設けることが好ましい。これにより、バス毎にマスタア
クセス調停機能の優先処理順位およびその優先処理順位
の切り替えを個別に行えるようになり、各バスが独立に
動作できるようにしたときに発生するアクセスの競合に
対して柔軟に対処できるようになり、システム全体のパ
フォーマンス向上を図ることが可能となる。
【００２０】
【発明の実施の形態】以下、図面を参照してこの発明の
実施形態を説明する。図１には、この発明の一実施形態
に係わるコンピュータシステムの構成が示されている。
このコンピュータシステムはノートブックタイプのポー
タブルパーソナルコンピュータであり、その機能拡張の
ために、必要に応じてドッキングステーション（デスク
ステーション）に装着できるように構成されている。図
１においては、ＰＣＩ−ＰＣＩ／ＩＳＡブリッジを持つ
ドッキングステーションと、ポータブルコンピュータと
をドッキングさせた時の様子が示されている。
実施形態を説明する。図１には、この発明の一実施形態
に係わるコンピュータシステムの構成が示されている。
このコンピュータシステムはノートブックタイプのポー
タブルパーソナルコンピュータであり、その機能拡張の
ために、必要に応じてドッキングステーション（デスク
ステーション）に装着できるように構成されている。図
１においては、ＰＣＩ−ＰＣＩ／ＩＳＡブリッジを持つ
ドッキングステーションと、ポータブルコンピュータと
をドッキングさせた時の様子が示されている。
【００２１】ポータブルコンピュータ本体のシステムボ
ード上には３種類のバス、つまりホスト１、内部ＰＣＩ
バス２、および内部ＩＳＡバス３が配設されており、ま
たこのポータブルパーソナルコンピュータ本体のコネク
タに接続可能なドッキングステーション内には、外部Ｐ
ＣＩバス４と外部ＩＳＡバス５が配設されている。
ード上には３種類のバス、つまりホスト１、内部ＰＣＩ
バス２、および内部ＩＳＡバス３が配設されており、ま
たこのポータブルパーソナルコンピュータ本体のコネク
タに接続可能なドッキングステーション内には、外部Ｐ
ＣＩバス４と外部ＩＳＡバス５が配設されている。
【００２２】システムボード上には、ＣＰＵ１１、ホス
ト／ＰＣＩブリッジ装置１３、主メモリ１２、内部ＰＣ
Ｉ−ＩＳＡブリッジ装置１４、ＢＩＯＳ−ＲＯＭ１５、
例えばＨＤＤ，ＦＤＤ，キーボードコントローラ、音源
などの各種内部ＩＳＡデバイス１６、例えばディスプレ
イコントローラ１７などの各種内部ＰＣＩデバイス１
７、およびカードバスコントローラ２１が設けられてい
る。また、ドッキングステーション内には、ＰＣＩ−Ｐ
ＣＩ／ＩＳＡブリッジ装置１８、ＰＣＩ拡張カードなど
の各種外部ＰＣＩデバイス１９、ＩＳＡ拡張カードやＨ
ＤＤ，ＣＤ−ＲＯＭドライブなどの各種外部ＩＳＡデバ
イス２０が設けられている。
ト／ＰＣＩブリッジ装置１３、主メモリ１２、内部ＰＣ
Ｉ−ＩＳＡブリッジ装置１４、ＢＩＯＳ−ＲＯＭ１５、
例えばＨＤＤ，ＦＤＤ，キーボードコントローラ、音源
などの各種内部ＩＳＡデバイス１６、例えばディスプレ
イコントローラ１７などの各種内部ＰＣＩデバイス１
７、およびカードバスコントローラ２１が設けられてい
る。また、ドッキングステーション内には、ＰＣＩ−Ｐ
ＣＩ／ＩＳＡブリッジ装置１８、ＰＣＩ拡張カードなど
の各種外部ＰＣＩデバイス１９、ＩＳＡ拡張カードやＨ
ＤＤ，ＣＤ−ＲＯＭドライブなどの各種外部ＩＳＡデバ
イス２０が設けられている。
【００２３】ＣＰＵ１１は、例えば、米インテル社によ
って製造販売されているマイクロプロセッサ“Ｐｅｎｔ
ｉｕｍ”などによって実現されている。このＣＰＵ１１
の入出力ピンに直結されているホストバス１は、６４ビ
ット幅のデータバスを有している。主メモリ１２は、オ
ペレーティングシステム、デバイスドライバ、実行対象
のアプリケーションプログラム、および処理データなど
を格納するメモリデバイスであり、複数のＤＲＡＭなど
によって構成されている。この主メモリ１２は、３２ビ
ット幅または６４ビット幅のデータバスを有する専用の
メモリバスを介してホスト−ＰＣＩブリッジ装置１３に
接続されている。メモリバスのデータバスとしてはホス
トバス１のデータバスを利用することもできる。この場
合、メモリバスは、アドレスバスと各種メモリ制御信号
線とから構成される。
って製造販売されているマイクロプロセッサ“Ｐｅｎｔ
ｉｕｍ”などによって実現されている。このＣＰＵ１１
の入出力ピンに直結されているホストバス１は、６４ビ
ット幅のデータバスを有している。主メモリ１２は、オ
ペレーティングシステム、デバイスドライバ、実行対象
のアプリケーションプログラム、および処理データなど
を格納するメモリデバイスであり、複数のＤＲＡＭなど
によって構成されている。この主メモリ１２は、３２ビ
ット幅または６４ビット幅のデータバスを有する専用の
メモリバスを介してホスト−ＰＣＩブリッジ装置１３に
接続されている。メモリバスのデータバスとしてはホス
トバス１のデータバスを利用することもできる。この場
合、メモリバスは、アドレスバスと各種メモリ制御信号
線とから構成される。
【００２４】ホスト／ＰＣＩブリッジ装置１３は、ホス
トバス１と内部ＰＣＩバス２との間を繋ぐブリッジＬＳ
Ｉであり、内部ＰＣＩバス２のバスマスタの１つとして
機能する。このホスト／ＰＣＩブリッジ装置１３は、ホ
ストバス１と内部ＰＣＩバス２との間で、データおよび
アドレスを含むバスサイクルを双方向で変換する機能、
およびメモリバスを介して主メモリ１２をアクセス制御
する機能などを有している。また、このホスト／ＰＣＩ
ブリッジ装置１３内には、ＤＭＡコントローラや、内部
ＰＣＩバス２の使用権を調停するためのアービタ１３１
が設けられている。
トバス１と内部ＰＣＩバス２との間を繋ぐブリッジＬＳ
Ｉであり、内部ＰＣＩバス２のバスマスタの１つとして
機能する。このホスト／ＰＣＩブリッジ装置１３は、ホ
ストバス１と内部ＰＣＩバス２との間で、データおよび
アドレスを含むバスサイクルを双方向で変換する機能、
およびメモリバスを介して主メモリ１２をアクセス制御
する機能などを有している。また、このホスト／ＰＣＩ
ブリッジ装置１３内には、ＤＭＡコントローラや、内部
ＰＣＩバス２の使用権を調停するためのアービタ１３１
が設けられている。
【００２５】アービタ１３１は、内部ＰＣＩバス２に結
合される全てのバスマスタ間でＰＣＩバス２の使用権の
調停を行う。この調停には、バスマスタデバイス毎に１
ペアずつ割り当てられる内部ＰＣＩバス２上の信号線
（バスリクエスト信号ＲＥＱ＃線、グラント信号ＧＮＴ
＃線）２１が用いられる。
合される全てのバスマスタ間でＰＣＩバス２の使用権の
調停を行う。この調停には、バスマスタデバイス毎に１
ペアずつ割り当てられる内部ＰＣＩバス２上の信号線
（バスリクエスト信号ＲＥＱ＃線、グラント信号ＧＮＴ
＃線）２１が用いられる。
【００２６】バスリクエスト信号ＲＥＱ＃は、それに対
応するデバイスが内部ＰＣＩバス２の使用を要求してい
ることをアービタ１３１に通知するための信号である。
グラント信号ＧＮＴ＃は、バスリクエスト信号ＲＥＱ＃
を発行したデバイスに、バス使用を許可することを通知
する信号である。
応するデバイスが内部ＰＣＩバス２の使用を要求してい
ることをアービタ１３１に通知するための信号である。
グラント信号ＧＮＴ＃は、バスリクエスト信号ＲＥＱ＃
を発行したデバイスに、バス使用を許可することを通知
する信号である。
【００２７】アービタ１３１には、内部ＰＣＩバス２上
の全てのバスリクエスト信号ＲＥＱ＃線およびグラント
信号ＧＮＴ＃線が接続されており、バス使用権の調停は
そのアービタ１３１によって集中的に制御される。
の全てのバスリクエスト信号ＲＥＱ＃線およびグラント
信号ＧＮＴ＃線が接続されており、バス使用権の調停は
そのアービタ１３１によって集中的に制御される。
【００２８】内部ＰＣＩバス２はクロック同期型の入出
力バスであり、内部ＰＣＩバス２上の全てのサイクルは
ＰＣＩバスクロックに同期して行われる。ＰＣＩバスク
ロックの周波数は最大３３ＭＨｚである。内部ＰＣＩバ
ス２は、時分割的に使用されるアドレス／データバスを
有している。このアドレス／データバスは、３２ビット
幅である。
力バスであり、内部ＰＣＩバス２上の全てのサイクルは
ＰＣＩバスクロックに同期して行われる。ＰＣＩバスク
ロックの周波数は最大３３ＭＨｚである。内部ＰＣＩバ
ス２は、時分割的に使用されるアドレス／データバスを
有している。このアドレス／データバスは、３２ビット
幅である。
【００２９】ＰＣＩバス２上のデータ転送サイクルは、
アドレスフェーズとそれに後続する１以上のデータフェ
ーズとから構成される。アドレスフェーズにおいてはア
ドレス、および転送タイプが指定され、データフェーズ
では８ビット、１６ビット、２４ビットまたは３２ビッ
トのデータが出力される。
アドレスフェーズとそれに後続する１以上のデータフェ
ーズとから構成される。アドレスフェーズにおいてはア
ドレス、および転送タイプが指定され、データフェーズ
では８ビット、１６ビット、２４ビットまたは３２ビッ
トのデータが出力される。
【００３０】内部ＰＣＩデバイス１７は、ホスト／ＰＣ
Ｉブリッジ装置１３と同様に内部ＰＣＩバス２のバスマ
スタの１つであり、イニシエータまたはターゲットとし
て動作する。内部ＰＣＩ−ＩＳＡブリッジ装置１４は、
内部ＰＣＩバス２と内部ＩＳＡバス３との間を繋ぐブリ
ッジＬＳＩである。内部ＩＳＡバス３には、ＢＩＯＳ−
ＲＯＭ１５と、各種内部ＩＳＡデバイス１６などが接続
されている。
Ｉブリッジ装置１３と同様に内部ＰＣＩバス２のバスマ
スタの１つであり、イニシエータまたはターゲットとし
て動作する。内部ＰＣＩ−ＩＳＡブリッジ装置１４は、
内部ＰＣＩバス２と内部ＩＳＡバス３との間を繋ぐブリ
ッジＬＳＩである。内部ＩＳＡバス３には、ＢＩＯＳ−
ＲＯＭ１５と、各種内部ＩＳＡデバイス１６などが接続
されている。
【００３１】カードバスコントローラ２１は、ＰＣＩバ
スマスタの１つであり、ＰＣＭＣＩＡ／Ｃａｒｄバス仕
様のカードスロットＡ，Ｂに装着されるＰＣカードを制
御する機能を有する。ＣａｒｄバスはＰＣＩバスとほぼ
同様のプロトコルを有しており、Ｃａｒｄバス対応のカ
ードはバスマスタとして機能できる。カードスロット
Ａ，ＢにＣａｒｄバス対応のカードが接続された場合に
は、その間の調停はカードバスコントローラ２１内のア
ービタ２１１によって行われる。これにより、内部ＰＣ
Ｉバス２とＣａｒｄバスは独立してマスタ動作を開始す
ることが可能となる。
スマスタの１つであり、ＰＣＭＣＩＡ／Ｃａｒｄバス仕
様のカードスロットＡ，Ｂに装着されるＰＣカードを制
御する機能を有する。ＣａｒｄバスはＰＣＩバスとほぼ
同様のプロトコルを有しており、Ｃａｒｄバス対応のカ
ードはバスマスタとして機能できる。カードスロット
Ａ，ＢにＣａｒｄバス対応のカードが接続された場合に
は、その間の調停はカードバスコントローラ２１内のア
ービタ２１１によって行われる。これにより、内部ＰＣ
Ｉバス２とＣａｒｄバスは独立してマスタ動作を開始す
ることが可能となる。
【００３２】ドッキングステーションに設けられたＰＣ
Ｉ−ＰＣＩ／ＩＳＡブリッジ装置１８は、コンピュータ
本体の内部ＰＣＩバス２と外部ＰＣＩバス４および外部
ＩＳＡバス５とを繋ぐブリッジＬＳＩである。このＰＣ
Ｉ−ＰＣＩ／ＩＳＡブリッジ装置１８は、ＰＣＩバスマ
スタの１つである。
Ｉ−ＰＣＩ／ＩＳＡブリッジ装置１８は、コンピュータ
本体の内部ＰＣＩバス２と外部ＰＣＩバス４および外部
ＩＳＡバス５とを繋ぐブリッジＬＳＩである。このＰＣ
Ｉ−ＰＣＩ／ＩＳＡブリッジ装置１８は、ＰＣＩバスマ
スタの１つである。
【００３３】ＰＣＩ−ＰＣＩ／ＩＳＡブリッジ装置１８
には、外部ＰＣＩバス４の使用権を調停するためのアー
ビタ１８１が設けられている。アービタ１８１は、外部
ＰＣＩバス４に結合される全てのバスマスタ間で外部Ｐ
ＣＩバス４の使用権の調停を行う。この調停には、バス
マスタデバイス毎に１ペアずつ割り当てられる信号線
（バスリクエスト信号ＲＥＱ＃線、グラント信号ＧＮＴ
＃線）４１が用いられる。アービタ１８１には、外部Ｐ
ＣＩバス４上の全てのバスリクエスト信号ＲＥＱ＃線お
よびグラント信号ＧＮＴ＃線が接続されており、バス使
用権の調停はそのアービタ１８１によって集中的に制御
される。
には、外部ＰＣＩバス４の使用権を調停するためのアー
ビタ１８１が設けられている。アービタ１８１は、外部
ＰＣＩバス４に結合される全てのバスマスタ間で外部Ｐ
ＣＩバス４の使用権の調停を行う。この調停には、バス
マスタデバイス毎に１ペアずつ割り当てられる信号線
（バスリクエスト信号ＲＥＱ＃線、グラント信号ＧＮＴ
＃線）４１が用いられる。アービタ１８１には、外部Ｐ
ＣＩバス４上の全てのバスリクエスト信号ＲＥＱ＃線お
よびグラント信号ＧＮＴ＃線が接続されており、バス使
用権の調停はそのアービタ１８１によって集中的に制御
される。
【００３４】このように、図１のシステムにおいては、
ＰＣＩ−ＰＣＩ／ＩＳＡブリッジ１８内に外部ＰＣＩバ
ス４用のアービタ１８１が追加されており、このアービ
タ１８１によって外部ＰＣＩデバイス１９からのＲＥＱ
＃要求に対しては、内部ＰＣＩデバイス１３，１４，１
７あるいは２１からのＲＥＱ＃要求とは全く独立にＧＮ
Ｔ＃信号を返すことができ、内部ＰＣＩバス２と外部Ｐ
ＣＩバス４が独立に動作する事が可能となる。同様に外
部ＩＳＡバス５上の外部ＩＳＡデバイス２０について
も、外部ＰＣＩバス４とは関係なく、ホスト−ＰＣＩブ
リッジ１３のＤＭＡコントローラとの間で授受される図
示しないＤＭＡ要求信号およびＤＭＡ許可信号によって
マスタ動作が許可されることになるので、外部ＩＳＡデ
バイス５と外部ＰＣＩバス４も独立に動作可能である。
ＰＣＩ−ＰＣＩ／ＩＳＡブリッジ１８内に外部ＰＣＩバ
ス４用のアービタ１８１が追加されており、このアービ
タ１８１によって外部ＰＣＩデバイス１９からのＲＥＱ
＃要求に対しては、内部ＰＣＩデバイス１３，１４，１
７あるいは２１からのＲＥＱ＃要求とは全く独立にＧＮ
Ｔ＃信号を返すことができ、内部ＰＣＩバス２と外部Ｐ
ＣＩバス４が独立に動作する事が可能となる。同様に外
部ＩＳＡバス５上の外部ＩＳＡデバイス２０について
も、外部ＰＣＩバス４とは関係なく、ホスト−ＰＣＩブ
リッジ１３のＤＭＡコントローラとの間で授受される図
示しないＤＭＡ要求信号およびＤＭＡ許可信号によって
マスタ動作が許可されることになるので、外部ＩＳＡデ
バイス５と外部ＰＣＩバス４も独立に動作可能である。
【００３５】次に、図２を参照して、ＰＣＩ−ＰＣＩ／
ＩＳＡブリッジ１８の具体的な構成について説明する。
図２において、１８１は前述した外部ＰＣＩバス４用の
アービタ、１８２１は内部ＰＣＩバス２からのアクセス
要求をラッチしておくためのバッファ、１８２２は外部
ＰＣＩバス４からのアクセス要求をラッチしておくため
のバッファ、１８２３は外部ＩＳＡバス５からのアクセ
ス要求をラッチしておくためのバッファ、１８５は内部
ＰＣＩバス２に対してＰＣＩ−ＰＣＩ／ＩＳＡブリッジ
１８がトランザクションを伝達する際に内部ＰＣＩバス
２用のアービタ１３１との間でＲＥＱ＃／ＧＮＴ＃信号
の授受を行うための制御を行う内部ＰＣＩ用ＲＥＱ＃／
ＧＮＴ＃制御部、１８６は外部ＰＣＩバス４に対してＰ
ＣＩ−ＰＣＩ／ＩＳＡブリッジ１８がトランザクション
を伝達する際に外部ＰＣＩバス４用のアービタ１８１と
の間でＲＥＱ＃／ＧＮＴ＃信号の制御を行う外部ＰＣＩ
用ＲＥＱ＃／ＧＮＴ＃制御部、１８３１は外部ＰＣＩバ
ッファ１８２２及び外部ＩＳＡバッファ１８２３にラッ
チされたアクセス要求を基にどちらの要求を優先的に内
部ＰＣＩバス２に出力するかを調停するための内部ＰＣ
Ｉマスタアクセス用のアービタ、１８３２は内部ＰＣＩ
バッファ１８２１及び外部ＩＳＡバッファ１８２３にラ
ッチされたアクセス要求を基にどちらの要求を優先的に
外部ＰＣＩバス４に出力するかを調停するための内部Ｐ
ＣＩマスタアクセス用のアービタ、１８３３は内部ＰＣ
Ｉバッファ１８２１及び外部ＰＣＩバッファ１８２２に
ラッチされたアクセス要求を基にどちらの要求を優先的
に外部ＩＳＡバス５に出力するかを調停するための外部
ＩＳＡマスタアクセス用のアービタである。また、１８
４は、内部ＰＣＩマスタアクセス用アービタ１８３１、
外部ＰＣＩマスタアクセス用アービタ１８３２、及び外
部ＩＳＡマスタアクセス用アービタ１８３３それぞれに
対して調停の優先順位及び調停方法を個別に設定するた
めの制御信号を出力するコントロールレジスタである。
このコントロールレジスタ１８４は、たとえばコンフィ
グレーション空間にマッピングされており、コントロー
ルレジスタ１８４の内容はＣＰＵ１１によってプログラ
ム可能に構成されている。
ＩＳＡブリッジ１８の具体的な構成について説明する。
図２において、１８１は前述した外部ＰＣＩバス４用の
アービタ、１８２１は内部ＰＣＩバス２からのアクセス
要求をラッチしておくためのバッファ、１８２２は外部
ＰＣＩバス４からのアクセス要求をラッチしておくため
のバッファ、１８２３は外部ＩＳＡバス５からのアクセ
ス要求をラッチしておくためのバッファ、１８５は内部
ＰＣＩバス２に対してＰＣＩ−ＰＣＩ／ＩＳＡブリッジ
１８がトランザクションを伝達する際に内部ＰＣＩバス
２用のアービタ１３１との間でＲＥＱ＃／ＧＮＴ＃信号
の授受を行うための制御を行う内部ＰＣＩ用ＲＥＱ＃／
ＧＮＴ＃制御部、１８６は外部ＰＣＩバス４に対してＰ
ＣＩ−ＰＣＩ／ＩＳＡブリッジ１８がトランザクション
を伝達する際に外部ＰＣＩバス４用のアービタ１８１と
の間でＲＥＱ＃／ＧＮＴ＃信号の制御を行う外部ＰＣＩ
用ＲＥＱ＃／ＧＮＴ＃制御部、１８３１は外部ＰＣＩバ
ッファ１８２２及び外部ＩＳＡバッファ１８２３にラッ
チされたアクセス要求を基にどちらの要求を優先的に内
部ＰＣＩバス２に出力するかを調停するための内部ＰＣ
Ｉマスタアクセス用のアービタ、１８３２は内部ＰＣＩ
バッファ１８２１及び外部ＩＳＡバッファ１８２３にラ
ッチされたアクセス要求を基にどちらの要求を優先的に
外部ＰＣＩバス４に出力するかを調停するための内部Ｐ
ＣＩマスタアクセス用のアービタ、１８３３は内部ＰＣ
Ｉバッファ１８２１及び外部ＰＣＩバッファ１８２２に
ラッチされたアクセス要求を基にどちらの要求を優先的
に外部ＩＳＡバス５に出力するかを調停するための外部
ＩＳＡマスタアクセス用のアービタである。また、１８
４は、内部ＰＣＩマスタアクセス用アービタ１８３１、
外部ＰＣＩマスタアクセス用アービタ１８３２、及び外
部ＩＳＡマスタアクセス用アービタ１８３３それぞれに
対して調停の優先順位及び調停方法を個別に設定するた
めの制御信号を出力するコントロールレジスタである。
このコントロールレジスタ１８４は、たとえばコンフィ
グレーション空間にマッピングされており、コントロー
ルレジスタ１８４の内容はＣＰＵ１１によってプログラ
ム可能に構成されている。
【００３６】内部ＰＣＩマスタアクセス用アービタ１８
３１、外部ＰＣＩマスタアクセス用アービタ１８３２、
及び外部ＩＳＡマスタアクセス用アービタ１８３３に
は、それぞれコントロールレジスタ１８４から固定の優
先順位を指定する固定優先順位制御信号と、調停処理の
度に優先順位をローテーションさせること指示する回転
優先順位制御信号とが個別に入力され、固定優先順位制
御信号のＨ，Ｌによって各アービタの調停処理における
優先順位が切り替えられ、また回転優先順位制御信号が
Ｈになると、固定優先順位制御信号によって指定された
優先順位が調停処理の度に順次変更される。
３１、外部ＰＣＩマスタアクセス用アービタ１８３２、
及び外部ＩＳＡマスタアクセス用アービタ１８３３に
は、それぞれコントロールレジスタ１８４から固定の優
先順位を指定する固定優先順位制御信号と、調停処理の
度に優先順位をローテーションさせること指示する回転
優先順位制御信号とが個別に入力され、固定優先順位制
御信号のＨ，Ｌによって各アービタの調停処理における
優先順位が切り替えられ、また回転優先順位制御信号が
Ｈになると、固定優先順位制御信号によって指定された
優先順位が調停処理の度に順次変更される。
【００３７】次に、本実施形態のシステムにおける動作
を説明する。まず、内部ＰＣＩバス２上のＰＣＩデバイ
ス（例えば１３のホスト−ＰＣＩブリッジ）が外部ＰＣ
Ｉバス４または外部ＩＳＡバス５上のデバイスをアクセ
スする場合を考える。
を説明する。まず、内部ＰＣＩバス２上のＰＣＩデバイ
ス（例えば１３のホスト−ＰＣＩブリッジ）が外部ＰＣ
Ｉバス４または外部ＩＳＡバス５上のデバイスをアクセ
スする場合を考える。
【００３８】マスタとなりたいホスト−ＰＣＩブリッジ
１３は自身に割り当てられたＲＥＱ＃／ＧＮＴ＃ライン
２１を経由して、内部ＰＣＩバス用アービタ１３１に対
してＲＥＱ＃信号をアサートし、ＧＮＴ＃信号がアサー
トされるのを待つ。ＧＮＴ＃信号がこのデバイスに対し
てアサートされると、内部ＰＣＩバス２上にトランザク
ションを発行する。このトランザクションに対して内部
ＰＣＩバス２上のデバイスがどれも応答しない場合、Ｐ
ＣＩ−ＰＣＩ／ＩＳＡブリッジ１８がＤＥＶＳＥＬ＃を
アクティブにして、バストランザクションに応答する
（サブトラクティブデコード）。ＤＥＶＳＥＬ＃は、Ｐ
ＣＩ−ＰＣＩ／ＩＳＡブリッジ１８がＰＣＩバス２上で
実行されたトランザクションのターゲットとして選択さ
れたことを、そのトランザクションを開始したマスタデ
バイスに通知するための信号である。
１３は自身に割り当てられたＲＥＱ＃／ＧＮＴ＃ライン
２１を経由して、内部ＰＣＩバス用アービタ１３１に対
してＲＥＱ＃信号をアサートし、ＧＮＴ＃信号がアサー
トされるのを待つ。ＧＮＴ＃信号がこのデバイスに対し
てアサートされると、内部ＰＣＩバス２上にトランザク
ションを発行する。このトランザクションに対して内部
ＰＣＩバス２上のデバイスがどれも応答しない場合、Ｐ
ＣＩ−ＰＣＩ／ＩＳＡブリッジ１８がＤＥＶＳＥＬ＃を
アクティブにして、バストランザクションに応答する
（サブトラクティブデコード）。ＤＥＶＳＥＬ＃は、Ｐ
ＣＩ−ＰＣＩ／ＩＳＡブリッジ１８がＰＣＩバス２上で
実行されたトランザクションのターゲットとして選択さ
れたことを、そのトランザクションを開始したマスタデ
バイスに通知するための信号である。
【００３９】ＰＣＩ−ＰＣＩ／ＩＳＡブリッジ１８内で
は、内部ＰＣＩバス２上に発行されたトランザクション
が内部ＰＣＩバッファ１８２１にラッチされ、そして、
内部ＰＣＩバス２上のマスタデバイスに対するターゲッ
トレディー信号（ＴＲＤＹ＃）の発行を遅らせることに
より、内部ＰＣＩバス２上のトランザクションサイクル
に対してウエイトをかける。ただし、ある一定時間以上
経過してもこのアクセスに対する処理を終了できない場
合は、リトライを返してサイクルを一旦終了させる。ラ
ッチされたトランザクションで指定されたデバイスが外
部ＰＣＩバス４上のデバイスである場合には、外部ＰＣ
Ｉバス用ＲＥＱ＃／ＧＮＴ＃制御部１８６によって外部
ＰＣＩ用ＲＥＱ＃／ＧＮＴ＃ライン４１を経由して外部
ＰＣＩバス用アービタ１８１ヘＲＥＱ＃信号がアサート
される。同時に外部ＰＣＩマスタアクセス用のアービタ
１８３２によって外部ＩＳＡバス５からのアクセス要求
との間で調停が行われる。内部ＰＣＩバス２からのアク
セス要求を処理できる場合には、外部ＰＣＩバス用アー
ビタ１８１からのＧＮＴ＃信号がアサートされた時に、
内部ＰＣＩバッファ１８２１にラッチされたアクセス要
求に基づいて外部ＰＣＩバス４上にトランザクションが
伝達される。これにより、内部ＰＣＩバス２上のデバイ
スと外部ＰＣＩバス４上のデバイスとの間のデータ転送
がＰＣＩ−ＰＣＩ／ＩＳＡブリッジ１８を介して実行さ
れる。もし、外部ＩＳＡバス５からのアクセス要求が最
初に受け付けられていて内部ＰＣＩバス２からのアクセ
ス要求を一定時間以内に処理できない場合には、前述し
たように、内部ＰＣＩバス２上のデバイスに対してリト
ライ応答が返されることになる。
は、内部ＰＣＩバス２上に発行されたトランザクション
が内部ＰＣＩバッファ１８２１にラッチされ、そして、
内部ＰＣＩバス２上のマスタデバイスに対するターゲッ
トレディー信号（ＴＲＤＹ＃）の発行を遅らせることに
より、内部ＰＣＩバス２上のトランザクションサイクル
に対してウエイトをかける。ただし、ある一定時間以上
経過してもこのアクセスに対する処理を終了できない場
合は、リトライを返してサイクルを一旦終了させる。ラ
ッチされたトランザクションで指定されたデバイスが外
部ＰＣＩバス４上のデバイスである場合には、外部ＰＣ
Ｉバス用ＲＥＱ＃／ＧＮＴ＃制御部１８６によって外部
ＰＣＩ用ＲＥＱ＃／ＧＮＴ＃ライン４１を経由して外部
ＰＣＩバス用アービタ１８１ヘＲＥＱ＃信号がアサート
される。同時に外部ＰＣＩマスタアクセス用のアービタ
１８３２によって外部ＩＳＡバス５からのアクセス要求
との間で調停が行われる。内部ＰＣＩバス２からのアク
セス要求を処理できる場合には、外部ＰＣＩバス用アー
ビタ１８１からのＧＮＴ＃信号がアサートされた時に、
内部ＰＣＩバッファ１８２１にラッチされたアクセス要
求に基づいて外部ＰＣＩバス４上にトランザクションが
伝達される。これにより、内部ＰＣＩバス２上のデバイ
スと外部ＰＣＩバス４上のデバイスとの間のデータ転送
がＰＣＩ−ＰＣＩ／ＩＳＡブリッジ１８を介して実行さ
れる。もし、外部ＩＳＡバス５からのアクセス要求が最
初に受け付けられていて内部ＰＣＩバス２からのアクセ
ス要求を一定時間以内に処理できない場合には、前述し
たように、内部ＰＣＩバス２上のデバイスに対してリト
ライ応答が返されることになる。
【００４０】また、内部ＰＣＩバッファ１８２１にラッ
チされたアクセス要求が外部ＩＳＡバス５へのアクセス
であると判断された場合は、同様にして外部ＩＳＡマス
タアクセス用アービタ１８３３によって調停が行われ、
外部ＩＳＡバス５に対するアクセスが行われることにな
る。
チされたアクセス要求が外部ＩＳＡバス５へのアクセス
であると判断された場合は、同様にして外部ＩＳＡマス
タアクセス用アービタ１８３３によって調停が行われ、
外部ＩＳＡバス５に対するアクセスが行われることにな
る。
【００４１】また、外部ＰＣＩバス４上の外部ＰＣＩデ
バイス１９が内部ＰＣＩバス２または外部ＩＳＡバス５
上のデバイスをアクセスする場合の動作も同様にして行
われる。すなわち、マスタとなりたい外部ＰＣＩデバイ
ス１９は自身に割り当てられたＲＥＱ＃／ＧＮＴ＃ライ
ン４１を経由して、外部ＰＣＩバス用アービタ１８１に
対してＲＥＱ＃信号をアサートし、ＧＮＴ＃信号がアサ
ートされるのを待つ。ＧＮＴ＃信号がこのデバイスに対
してアサートされると、外部ＰＣＩバス２でのアクセス
を始める。ＰＣＩ−ＰＣＩ／ＩＳＡブリッジ１８では、
最初に外部ＰＣＩバッファ１８２２にそのアクセス要求
をラッチし、外部ＰＣＩバス上のサイクルに対してウエ
イトをかける。ただし、ある一定時開以上経過してもこ
のアクセスに対する処理を終了できない場合は、リトラ
イを返してサイクルを一且終了させる。このアクセスが
内部ＰＣＩバス２へのアクセスであると判断された場合
は、内部ＰＣＩバス用ＲＥＱ＃／ＧＮＴ＃制御部１８５
より内部ＰＣＩ用ＲＥＱ＃／ＧＮＴ＃ライン２１を経由
して内部ＰＣＩバス用アービタ１３１へＲＥＱ＃信号が
アサートされる。同時に内部ＰＣＩマスタアクセス用の
アービタ１８３１によって調停が行われ、内部ＰＣＩバ
ス２に対するアクセスが行われる。もし、このアクセス
が外部ＩＳＡバス５へのアクセスであると判断された場
合は、外部ＩＳＡマスタアクセス用アービタ１８３３に
よって調停が行われ、外部ＩＳＡバス５に対してアクセ
スが行われる。
バイス１９が内部ＰＣＩバス２または外部ＩＳＡバス５
上のデバイスをアクセスする場合の動作も同様にして行
われる。すなわち、マスタとなりたい外部ＰＣＩデバイ
ス１９は自身に割り当てられたＲＥＱ＃／ＧＮＴ＃ライ
ン４１を経由して、外部ＰＣＩバス用アービタ１８１に
対してＲＥＱ＃信号をアサートし、ＧＮＴ＃信号がアサ
ートされるのを待つ。ＧＮＴ＃信号がこのデバイスに対
してアサートされると、外部ＰＣＩバス２でのアクセス
を始める。ＰＣＩ−ＰＣＩ／ＩＳＡブリッジ１８では、
最初に外部ＰＣＩバッファ１８２２にそのアクセス要求
をラッチし、外部ＰＣＩバス上のサイクルに対してウエ
イトをかける。ただし、ある一定時開以上経過してもこ
のアクセスに対する処理を終了できない場合は、リトラ
イを返してサイクルを一且終了させる。このアクセスが
内部ＰＣＩバス２へのアクセスであると判断された場合
は、内部ＰＣＩバス用ＲＥＱ＃／ＧＮＴ＃制御部１８５
より内部ＰＣＩ用ＲＥＱ＃／ＧＮＴ＃ライン２１を経由
して内部ＰＣＩバス用アービタ１３１へＲＥＱ＃信号が
アサートされる。同時に内部ＰＣＩマスタアクセス用の
アービタ１８３１によって調停が行われ、内部ＰＣＩバ
ス２に対するアクセスが行われる。もし、このアクセス
が外部ＩＳＡバス５へのアクセスであると判断された場
合は、外部ＩＳＡマスタアクセス用アービタ１８３３に
よって調停が行われ、外部ＩＳＡバス５に対してアクセ
スが行われる。
【００４２】このように、外部ＰＣＩデバイス１９がマ
スタとしてアクセスを開始するにあたっては、内部ＰＣ
Ｉバス用アービタ１３１を使用する必要がないので、内
部ＰＣＩデバイスまたは外部ＩＳＡデバイスとは全く独
立に動作することができる。
スタとしてアクセスを開始するにあたっては、内部ＰＣ
Ｉバス用アービタ１３１を使用する必要がないので、内
部ＰＣＩデバイスまたは外部ＩＳＡデバイスとは全く独
立に動作することができる。
【００４３】また、外部ＩＳＡバス５上の外部ＩＳＡデ
バイス２０が内部ＰＣＩバス２または外部ＰＣＩバス４
上のデバイスをアクセスする場合には、最初に外部ＩＳ
Ａバッファ１８２３にそのアクセス要求がラッチされ、
外部ＩＳＡバス５上のサイクルに対してウエイトがかけ
られる。ＩＳＡバスの場合はリトライという概念がない
ので、ＰＣＩバスの場合と異なり、サイクル終了までウ
エイトさせておく。このアクセスが内部ＰＣＩバス２へ
のアクセスであると判断された場合は内部ＰＣＩバス用
ＲＥＱ＃／ＧＮＴ＃制御部１８５より内部ＰＣＩ用ＲＥ
Ｑ＃／ＧＮＴ＃ライン２１を経由して内部ＰＣＩバス用
アービタ１３１へＲＥＱ＃信号がアサートされる。同時
に内部ＰＣＩマスタアクセス用のアービタ１８３１によ
って調停が行われ、内部ＰＣＩバス２に対するアクセス
が行われる。このアクセスが外部ＰＣＩバス４へのアク
セスであると判断された場合は、外部ＰＣＩバス用ＲＥ
Ｑ＃／ＧＮＴ＃制御部１８６より外部ＰＣＩ用ＲＥＱ＃
／ＧＮＴ＃ライン４１を経由して外部ＰＣＩバス用アー
ビタ１８１へＲＥＱ＃信号がアサートされる。同時に外
部ＰＣＩマスタアクセス用のアービタ１８３２によって
調停が行われ、外部ＰＣＩバス４に対するアクセスが行
われる。
バイス２０が内部ＰＣＩバス２または外部ＰＣＩバス４
上のデバイスをアクセスする場合には、最初に外部ＩＳ
Ａバッファ１８２３にそのアクセス要求がラッチされ、
外部ＩＳＡバス５上のサイクルに対してウエイトがかけ
られる。ＩＳＡバスの場合はリトライという概念がない
ので、ＰＣＩバスの場合と異なり、サイクル終了までウ
エイトさせておく。このアクセスが内部ＰＣＩバス２へ
のアクセスであると判断された場合は内部ＰＣＩバス用
ＲＥＱ＃／ＧＮＴ＃制御部１８５より内部ＰＣＩ用ＲＥ
Ｑ＃／ＧＮＴ＃ライン２１を経由して内部ＰＣＩバス用
アービタ１３１へＲＥＱ＃信号がアサートされる。同時
に内部ＰＣＩマスタアクセス用のアービタ１８３１によ
って調停が行われ、内部ＰＣＩバス２に対するアクセス
が行われる。このアクセスが外部ＰＣＩバス４へのアク
セスであると判断された場合は、外部ＰＣＩバス用ＲＥ
Ｑ＃／ＧＮＴ＃制御部１８６より外部ＰＣＩ用ＲＥＱ＃
／ＧＮＴ＃ライン４１を経由して外部ＰＣＩバス用アー
ビタ１８１へＲＥＱ＃信号がアサートされる。同時に外
部ＰＣＩマスタアクセス用のアービタ１８３２によって
調停が行われ、外部ＰＣＩバス４に対するアクセスが行
われる。
【００４４】それぞれのバスに対するマスタアクセス用
のアービタ１８３１、１８３２、１８３３は複数入力を
持っているが、コントロールレジスタ１８４からの信号
により、どの入力を固定的に優先出力するか、または回
転優先にするかの切り替えを行う事ができる。
のアービタ１８３１、１８３２、１８３３は複数入力を
持っているが、コントロールレジスタ１８４からの信号
により、どの入力を固定的に優先出力するか、または回
転優先にするかの切り替えを行う事ができる。
【００４５】以上のように、本実施形態では、各バスは
同時動作することができるので、ある１つのバスに対
し、他の２つのバスからのマスタアクセスが重なること
があり得る。この場合にどちらのバスを優先的に処理し
たほうがトータルとしてのパフォーマンスが向上するか
により、固定優先順位の決定を切り換える事ができる。
また、固定優先順位ではどちらかのバスのみが優先され
るので、バス間でのパフォーマンスに差が生じてしまう
が、この差を無くしたい場合は、回転優先順位に切り換
える事もできる。
同時動作することができるので、ある１つのバスに対
し、他の２つのバスからのマスタアクセスが重なること
があり得る。この場合にどちらのバスを優先的に処理し
たほうがトータルとしてのパフォーマンスが向上するか
により、固定優先順位の決定を切り換える事ができる。
また、固定優先順位ではどちらかのバスのみが優先され
るので、バス間でのパフォーマンスに差が生じてしまう
が、この差を無くしたい場合は、回転優先順位に切り換
える事もできる。
【００４６】各バスを同時動作できるようにした場合に
は、このような優先順位の設定および回転優先順位制御
の有無などを各バス毎に個別に行えるようにすることが
重要である。
は、このような優先順位の設定および回転優先順位制御
の有無などを各バス毎に個別に行えるようにすることが
重要である。
【００４７】なお、本実施形態では、ＰＣＩ−ＰＣＩ／
ＩＳＡブリッジ１８についてのみ説明したが、カードバ
スコントローラ２１のアービタ２１１についても同様の
構成にて実現されている。
ＩＳＡブリッジ１８についてのみ説明したが、カードバ
スコントローラ２１のアービタ２１１についても同様の
構成にて実現されている。
【００４８】
【発明の効果】以上説明したように、この発明によれ
ば、アービタを別個に設けることにより各バス上で独立
にマスタ動作を開始できるようになり、バス転送レート
の向上を実現できる。また、コントロールレジスタを用
いてバス間の競合調停のための優先順位および調停方法
をバス毎に個別に設定できるように構成されているた
め、各バスが独立に動作できるようにしたときに発生す
るアクセスの競合に対して柔軟に対処することが可能と
なる。
ば、アービタを別個に設けることにより各バス上で独立
にマスタ動作を開始できるようになり、バス転送レート
の向上を実現できる。また、コントロールレジスタを用
いてバス間の競合調停のための優先順位および調停方法
をバス毎に個別に設定できるように構成されているた
め、各バスが独立に動作できるようにしたときに発生す
るアクセスの競合に対して柔軟に対処することが可能と
なる。
【図１】この発明の一実施形態に係るコンピュータシス
テム全体の構成を示すブロック図。
テム全体の構成を示すブロック図。
【図２】同実施形態のコンピュータシステムに適用され
るブリッジ装置の具体的な構成の一例を示すブロック
図。
るブリッジ装置の具体的な構成の一例を示すブロック
図。
【図３】従来のコンピュータシステムの構成を示すブロ
ック図。
ック図。
【図４】従来の典型的なバスアービタの構成例を示す
図。
図。
１…ホストバス ２…内部ＰＣＩバス ４…外部ＰＣＩバス ５…外部ＩＳＡバス １１…ＣＰＵ １３…ホスト−ＰＣＩブリッジ １８…ＰＣＩ−ＰＣＩ／ＩＳＡブリッジ １３１…内部ＰＣＩバス用アービタ １８１…外部ＰＣＩバス用アービタ １８３１…内部ＰＣＩマスタアクセスアービタ １８３２…外部ＰＣＩマスタアクセスアービタ １８３３…外部ＩＳＡマスタアクセスアービタ
Claims (7)
- 【請求項１】 第１バス上のデバイス間でバスアービト
レーションを行う第１のアービタと、 第２バス上のデバイス間でバスアービトレーションを行
う第２のアービタと、 前記第１バスと前記第２バス間をつなぐブリッジ装置と
を具備し、 このブリッジ装置は、 前記第１バス上のデバイスから前記第２バス上のデバイ
スへの第１バストランザクションに応答して前記第２の
アービタに前記第２バスの使用権を要求し、許可された
ときに前記第２バス上に前記第１バストランザクション
を発行する第１のマスタアクセス制御手段と、 前記第２バス上のデバイスから前記第１バス上のデバイ
スへの第２バストランザクションに応答して前記第１の
アービタに前記第１バスの使用権を要求し、許可された
ときに前記第１バス上に前記第２バストランザクション
を発行する第２のマスタアクセス制御手段とを具備する
ことを特徴とするコンピュータシステム。 - 【請求項２】 第１バス上のデバイス間でバスアービト
レーションを行う第１のアービタと、 第２バス上のデバイス間でバスアービトレーションを行
う第２のアービタと、 前記第１バス、前記第２バス、および第３バス間でトラ
ンザクションを相互に変換するブリッジ装置とを具備
し、 このブリッジ装置は、 前記第１バスおよび前記第３バスそれぞれから前記第２
バス上のデバイスへのアクセス要求を保持する第１およ
び第２のバッファと、これら第１および第２のバッファ
のどちらのアクセス要求を優先処理するかを調停するた
めのマスタアクセス調停機能を有し、前記第２のアービ
タによって前記第２バスの使用権が許可されたときに前
記第２バス上のデバイスに対するアクセス処理を開始す
る第１のマスタアクセス制御手段と、 前記第２バスおよび前記第３バスそれぞれから前記第１
バス上のデバイスへのアクセス要求を保持する第３およ
び第４のバッファと、これら第３および第４のバッファ
のどちらのアクセス要求を優先処理するかを調停するた
めのマスタアクセス調停機能を有し、前記第１のアービ
タによって前記第１バスの使用権が許可されたときに前
記第１バス上のデバイスに対するアクセス処理を開始す
る第２のマスタアクセス制御手段と、 コンピュータシステムのＣＰＵによってプログラム可能
に構成され、前記第１および第２のマスタアクセス制御
手段それぞれのマスタアクセス調停機能の優先処理順位
およびその優先処理順位の切り替え方式を個別に設定す
るための情報が設定される制御レジスタとを具備するこ
とを特徴とするコンピュータシステム。 - 【請求項３】 前記第１および第２のマスタアクセス制
御手段は、前記マスタアクセス調停機能の優先順位につ
いて固定優先順位の指定と、この固定優先順位から回転
優先順位への切り替えの指定を行えるように構成されて
いることを特徴とする請求項２記載のコンピュータシス
テム。 - 【請求項４】 コンピュータ本体が装着可能に構成され
た拡張ユニットに設けられ、前記コンピュータ本体の第
１バスと前記拡張ユニット内の第２バス間をつなぐブリ
ッジ装置において、 前記第２バス上のデバイス間でバスアービトレーション
を行うアービタと、 前記第１バス上のデバイスから前記第２バス上のデバイ
スへの第１バストランザクションに応答して前記第２の
アービタに前記第２バスの使用権を要求し、許可された
ときに前記第２バス上に前記第１バストランザクション
を発行する第１のマスタアクセス制御手段と、 前記第２バス上のデバイスから前記第１バス上のデバイ
スへの第２バストランザクションに応答して、前記コン
ピュータ本体のアービタに前記第１バスの使用権を要求
し、許可されたときに前記第１バス上に前記第２バスト
ランザクションを発行する第２のマスタアクセス制御手
段とを具備することを特徴とするブリッジ装置。 - 【請求項５】 コンピュータ本体が装着可能に構成され
た拡張ユニットに設けられ、前記コンピュータ本体の第
１バスと前記拡張ユニット内の第２および第３バス間で
トランザクションを相互に変換するブリッジ装置におい
て、 前記第２バス上のデバイス間でバスアービトレーション
を行うアービタと、 前記第１バスおよび前記第３バスそれぞれから前記第２
バス上のデバイスへのアクセス要求を保持する第１およ
び第２のバッファと、これら第１および第２のバッファ
のどちらのアクセス要求を優先処理するかを調停するた
めのマスタアクセス調停機能を有し、前記第２のアービ
タによって前記第２バスの使用権が許可されたときに前
記第２バス上のデバイスに対するアクセス処理を開始す
る第１のマスタアクセス制御手段と、 前記第２バスおよび前記第３バスそれぞれから前記第１
バス上のデバイスへのアクセス要求を保持する第３およ
び第４のバッファと、これら第３および第４のバッファ
のどちらのアクセス要求を優先処理するかを調停するた
めのマスタアクセス調停機能を有し、前記第１のアービ
タによって前記第１バスの使用権が許可されたときに前
記第１バス上のデバイスに対するアクセス処理を開始す
る第２のマスタアクセス制御手段と、 前記コンピュータ本体のＣＰＵによってプログラム可能
に構成され、前記第１および第２のマスタアクセス制御
手段それぞれのマスタアクセス調停機能の優先処理順位
およびその優先処理順位の切り替え方式を個別に設定す
るための情報が設定される制御レジスタとを具備するこ
とを特徴とするブリッジ装置。 - 【請求項６】 前記第１および第２のマスタアクセス制
御手段は、前記マスタアクセス調停機能の優先順位につ
いて固定優先順位の指定と、この固定優先順位から回転
優先順位への切り替えの指定を行えるように構成されて
いることを特徴とする請求項５記載のブリッジ装置。 - 【請求項７】 コンピュータ本体と、このコンピュータ
本体が装着可能に構成された拡張ユニットとを含むコン
ピュータシステムにおいて、 前記コンピュータ本体に設けられ、前記コンピュータ本
体内の第１バスに結合されるデバイス間で前記第１バス
の使用権を調停する第１アービタと、 前記拡張ユニット内に設けられ、前記拡張ユニット内の
第２バス上に結合されるデバイス間で前記第２バスの使
用権を調停する第２アービタと、 前記第１バスと前記第２バス間をつなぐブリッジ装置と
を具備し、 このブリッジ装置は、 前記第１バス上のデバイスから前記第２バス上のデバイ
スへの第１バストランザクションに応答して前記第２の
アービタに前記第２バスの使用権を要求し、許可された
ときに前記第２バス上に前記第１バストランザクション
を発行する第１のマスタアクセス制御手段と、 前記第２バス上のデバイスから前記第１バス上のデバイ
スへの第２バストランザクションに応答して前記第１の
アービタに前記第１バスの使用権を要求し、許可された
ときに前記第１バス上に前記第２バストランザクション
を発行する第２のマスタアクセス制御手段とを具備する
ことを特徴とするコンピュータシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8384197A JPH10283306A (ja) | 1997-04-02 | 1997-04-02 | コンピュータシステムおよびブリッジ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8384197A JPH10283306A (ja) | 1997-04-02 | 1997-04-02 | コンピュータシステムおよびブリッジ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10283306A true JPH10283306A (ja) | 1998-10-23 |
Family
ID=13813944
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8384197A Pending JPH10283306A (ja) | 1997-04-02 | 1997-04-02 | コンピュータシステムおよびブリッジ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10283306A (ja) |
-
1997
- 1997-04-02 JP JP8384197A patent/JPH10283306A/ja active Pending
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