JPH07504773A - マルチ幅のメモリ・サブシステムをサポートするためのシステム並びに方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 介」Ｉと丘該− マルチ幅のメモリ・サブシステムをサポートするためのシステム並びに方法 （Ｓｙｓｔｅｍ　ａｎｄ　Ｍｅｔｈｏｄ　Ｆｏｒ　Ｓｕｐｐｏｒｔｉｎｇ　ａ　 Ｍｕｌｔｉｐｌｅ　ＷｉｄｔｈＭｅｍｏｒｙ　Ｓｕｂｓｙｓｔｅｍ） 力゛車特ｎ出願の引照 本発明は、本発明の出願人による下記の出願に関連するものである： １９９１年７月８日出願提出の、Ｄｅｒｅｋ　Ｊ、　Ｌｅｎｔｚ他の発明になる 、発明の名称：　「複数の異種型プロセッサをサポート可能なマイクロプロセッ サ・アーキテクチャ（Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ　Ａｒｃｈｉｔｅｃｔｕｒ ｅ　Ｃａｐａｂｌｅ　ｏｆ　Ｓｕｐｐｏｒｔｉｎｇ　ＭｕｌｔｉｐｌｅＨｅｔｅ ｒｏｇｅｎｅｏｕｓ　Ｐｒｏｃｅｓｓｏｒｓ）Ｊ　、米国特許出願番号０７／７ ２６，８９３号。なお、当該出願は参照することにより本明細書の一部として紹 の込まれているものとする。

介」し久ＩＬ １、　上の１用 本発明は一般的にはマイクロプロセッサ・メモリ・システムの分野に関し、より 具体的には、デュアル幅（ｄｕａｌ　ｗｉｄｔｈ）のメモリ・バスをサポートす るシステムに関する。

２、’＃ 典型的なコンピュータ・ベースのプロセッサ・システム（或いはコンピュータ・ システム）は３つの主要なサブシステムから成り立っている。それらは、即ち、 １個の主記憶、少なくとも１個以上の中央演算処理袋ａ（ｃｐｕ）、並びに１つ の入出力（Ｉｌｏ）サブシステムである。コンピュータ・システムにおいて、前 記の様々なサブシステムは互いにインタフェースをとっていなければならない。

例を挙げれば、メモリとＣＰＵは通信する必要があり、ＣＰＵと入出力（Ｉｌｏ ）デバイスについてもまた同様である。

この通信は典型的にはバスを介して行なわれる。バスはサブシステム間の共用通 信リンクどしての役割を有する。バスを備えることの大きな利点は、低費用と汎 用性の２つである。配線スキームを１つだけ定義することによって、コンピュー タ・システムに新たなデバイスやすプシステムを簡単に追加することができる。

さらに、共通バスを使う別々のコンピュータ・システム間に周辺機器を接続する ことさえ可能である。

バスの設計が非常に困難である理由の一つに、バスの最高速度が物理的な要因、 即ち、バスの長さとデバイスの数（従って、バス・ローディング）によって大き く制限されることが挙げられる。こうした物理的な制限があるために自由にバス をスピードアップすることができない。

メモリ・サブシステムを設計する目的は、容易に且つ最も納得のゆく費用でプロ セッサの速度をメモリの情報の速度（またはバンド幅）にマツチさせるようにす ることである。主記憶については、メモリのバンド幅を広げたりメモリのレイテ ンシを短縮したりするために、「メモリ・バス」と呼ばれるより輻の広いバスを 使うことができる。メモリ・サブシステムの場合、メモリのバンド幅は、単位時 間につきＣＰＵとメモリ間を転送（フェッチまたは格納）できるメモリ・バイト 数である。従って、メモリ・バスの最大バンド幅Ｂはｆ’Ｂ＝Ｗ／Ｔｍバイト／ 秒」に等しく、その場合Ｗはメモリ・サイクルＴｍにつき伝達されるバイトで表 したワードの幅である。

様々なサイズの異なるメモリ・バスを使って性能の向上が計られることが多い。

しかしながら、幅が異なる、複数の外部バスへのアクセスが可能なシステムの設 計は一つの設計問題を抱えている。例を挙げれば、システムが現在３２ビツト・ ブロックのメモリ・バスからデータを受け取るように構成されていれば、６４ビ ツトのデータ転送はＣＰＵやキャッシュに負担をかけることになる。従って、コ ンピュータ・システムの全体的な構成を変更しなくても幅の異なるメモリ・バス が使えるシステムが必要である。今までに述べた説明のさらに詳細については、 １９９０年Ｍｏｒｇａｎ　Ｋａｕｆｍａｎｒ＋出版社発行のＨｅｎｎｅｓｓｙ他 の著作ｒｃｏｍｐｕｔｅｒ　Ａｒｃｈｉｔｅｃｔｕｒｅ　ａ　Ｑｕａｎｔｉｔａ ｔｉｖｅ　Ａｐｐｒｏａｃｈ　Ｊを参照のこと。

延貝！１１」 本発明は、プロセッサ用のメモリ・システム・インタフェース設計並びにデュア ル幅のメモリ・バスへのアクセスを可能にするインタフェースを作動させる方法 を提供するものである。より具体的には、本発明は、コンピュータ・ベースのシ ステムが３２ビツトのメモリ・バスまたは６４ビツトのメモリ・バスのどちらに でもアクセスできるようにするメカニズムを提供するものである。３２ビツトの メモリ・バスはローエンドの製品に使われるのに対し、６４ビツトのメモリ・バ スはハイエンドの製品に使われると思われる。本発明によるメモリ制御ユニット （ＭＣＵ）は３２ビツト・バスモードと６４ビツト・バスモードの双方をサポー トする。一実施例における本発明は、既に成るマイクロプロセッサ・チップに組 み込まれている。

３２ビツトかまたは６４ビツトのメモリ・サブシステムを選択することは、ユー ザにシステムを設計するための変更可能な（ｆｌｅｘｉｂｌｅ）フレームワーク を提供することになる。ユーザは、３２ビツトかまたは６４ビツトの外部バスの 活用を選択することによってシステムの費用並びに性能を調整することができる 。本発明は、データ転送に必要な配線（ｗｉｒｅ）　ｆを最少限に減らすシステ ム並びに方法を提供するものである。さらに、本発明を組み込んだマイクロプロ セッサ・チップは、制御信号やシステム構成を変更せずに、３２ビツトまたは６ ４ビツトの外部メモリ・バス間の切り替えを可能にする。

本発明は、主記憶とバス要求者との間の外部メモリ・バス上のデータの転送を効 率的に行なうためのコンピュータ・ベースのシステム並びに方法を提供するもの で、複数の異なる外部メモリ・バスへのアクセスを可能にするように構成された デュアルの輻のメモリ・サブシステムから成っている。デュアル幅のメモリ・サ ブシステムは、バス要求者からデータを受け取るように接続された複数のマルチ プレクサと、その複数のマルチプレクサからデータを受け取り且つ格納するよう に接続された１個の記憶装置とから成り、データは外部バスの輻によって異なる ブロックにして格納される。さらに、デュアル幅のメモリ・サブシステムは、外 部メモリ・バスからデータを受け取り且つ格納するように接続された記憶装置力 ）ら成り、データは外部バスの幅によって異なるブロックにして格納される。複 数のマルチプレクサは、記憶装置力）らデータを受け取り、且つ前記データをシ ステムの限定条件に従って決定されたブロックにしてバス要求者に送るように接 続されている。

図面の簡単な説明 本発明の以上述べた、そしてそれ以外の優れた点については、添付の図面と共に 以下に記載の説明を参照することによってより良く理解されることであろう。

第１図は本発明に基づくシステム・アーキテクチャ１００の概略ブロック図であ る。

第２図はキャッシュ１１０の主記憶１５０への書き込み（格納）のための回路ブ ロック図である。

第３Ａ図及び第３Ｂ図は３２ビツトと６４ビツトのメモリ・バスそれぞれにおけ るキャッシュ書き込み（格納）データのタイミングを表すものである。

第４図は主記憶１５０からキャッシュ１１０への読み出しくフェッチ）のための 回路ブロック図である。

第５Ａ図及び第５Ｂ図は３２ビツトと６４ビツトのメモリ・バスそれぞれの読み 出しデータのタイミング図である。

第６図は第２図に示すデータ・マルチプレクサ・セレクト２４０の詳細な回路図 である。

第７図はデータ・ストリームを主記憶＋５０に書き込むための概略フローチャー トである。

第８図は主記憶１５０からデータ・ストリームを読み出すための概略フローチャ ートである。

泣１］胆漆」１１ ■、　の　４ 第１図において、本発明による好適な実施例に基づき一般的に１００と指定され たマイクロプロセッサのアーキテクチャが提示されている。システム・アーキテ クチャ１００は、ＣＰｔＪ　１０５、キャッシュ・メモリ１１３並びに１１５を 含むキャッシュ制御ユニット１１０、Ｉ１０サブシステム１３０、メモリｉ１３ 　御兼インタフェース・ユニット１２０（ＭＣＵ）、及びインタリープ方式のオ ペレーション（ｉｎｔｅｒｌｅａｖｅｄ　ｏｐｅｒａｔｉｏｎ）を実行するよう に構成されたインクリ−ブト・メモリ・バンク１５０ａ、　１５０ｂ、　１５０ ｃから成る。インタリーブト・メモリ・バンク１５０は外部データバス１４０を 介してＭＣＵ１２０と接続されている。本発明は、ＭＣＵ１２０が３２ビツトと ６４ビツトのどちらの外部バス１４０からもデータを受け取ることを可能にする 。本発明はマルチプロセッサの環境で作動することを意図したものである。

キャッシュ・メモリ１１３及び１１５はＣＰＵ１０５とメモ’Ｊ　１５０ａ、　 １５０ｂ、さらに１５０ｃとの間のバッファとしての役割をもつ。一般的に、キ ャッシュは、一番最後にアクセスされたコードやデータを保持するＣＰＵ１０５ の近くに設置された小型の高速メモリである。典型的には、ＣＰＵ１０５がシス テムの中で最も速いユニットでプロセッサ・サイクルが数十ナノ秒であるのに対 し、メモリ１５０はサイクル時間が数百ナノ秒である。ＣＰＵ１０５とメモリ１ ５０との速度のギヤノブは、その２つの間に高速キャッシュ・メモリ１１０を使 うことによって縮めることができる。しかしながら、ＣＰＵ１０５やキャッシュ １１０がどんなに高速であろうとも、データを速く効率的に検索する手段がなけ れば性能の低下は避けられない。そこで、より幅の広い外部バス１４０をＭＣｔ Ｊ　１２０に接続することによってより多くのデータが転送されるようになる。

従って、本発明は、データ幅の異なるメモリ・バスへのＭＣＵ　１２０の接続を 可能にするものである。

本発明に基づく好適な実施例におけるＭＣＵ　１２０は、スイッチ・アービトレ ーション・ユニット１３２を備えるスイッチ・ネットワーク＋２５、データ゛キ ャッシュ°インタフェース回路１１７、命令キャッシュ・インタフェース回路１ １２、Ｉ１０インタフェース回路１３５、ボートとして知られる少なくとも１個 以上のメモリ・ボート・インタフェース回路＋２７から成っており、各ボート・ インタフェース回路１２７はボート・アービトレ−ション・ユニット＋３４を含 む。ＭＣＵ１２０は、データ並びに命令をキャッシュ制御ユニｙ　ト１１０（Ｃ Ｃｔｌ）　（Ｄ−キャッシュ１１５とＩ−キャッシュ１１３（読み出し専用）の 両方）　、ｌ０Ｕ１３０、及び主記憶１５０の間で転送（読み出しまたは書き込 み）する回路である。

スイッチ・ネットワーク＋２５はマスク・デバイスとスレーブ・デバイス間の通 信手段である。スイッチ・ネットワーク１２５にとって、予想されるマスク・デ バイスは、例えば、Ｄ−キャッシュ１１５、！−キャッシュ１１３、もしくハ１ １０制御ユニット（ＩＯＵ）１３０であり、予想されるスレーブ・デバイスはメ モリ・ボート１２７またはＩＯＵ　１３０である。

スイッチ・ネットワーク１２５の機能はＣＣＵＩＩＯや１０Ｕ　１３０から様々 な命令やデータ要求を受け取ることである。これらのユニットはバス要求者と呼 ばれることがある。要求を受け取った後、スイッチ・アービトレーション・ユニ ット１３２がそれらの要求を（命令アドレスによって異なる）然るべきメモリ・ ボートに渡す。ボート１２７（ボートが複数の場合もある）は、次に必要なタイ ミング信号を生成し、外部メモリ・バス１４０に必要なデータを送るか、そこか らデータを受け取るかする。メモリ・インタフェース・ボート１２７は、インタ リーブト・メモリ１５０に送ったりまたはそこから受け取ったりすることによっ てデータを管理する。Ｄ−キャッシュ１１５は、システムが現在３２ビツトの外 部メモリ・バス１４０に連結されていようが６４ビツトの外部メモリ・バス１４ ０に連結されていようが、データのトランザクションが６４ビツトのブロックで 実行されることをめる。

スイッチ・ネットワーク１２５は一式のトライステート・バッファ付き信号バス を介してＣＣＵＩＩｏ。

１０ＬＪ１３０、及びメモリ・ボート１２７に接続されている。

トライステート・バッファ付き信号バスはメモリ制御データ・バス（Ｍ（、Ｄ− ＢＵＳ）　１２６（ａ）、キャッシュ・データ・バス（Ｃ（、Ｄ　Ｂｕｓ）１２ ６（ｂ）、及びメモリ制御命令バス（ＭＣＪ−Ｂｕｓ）　１２６（ｃ）を備えて いる。さらに、本発明は、要求バスＣＣ−Ｄ−ＲＥＱＩ　２　ｇ　（ａ　）とＣ Ｃ−１−ＲＥＱＩ　２８　（ｂ　）、並びに制御信号（表示なし）　ＭＣＪ−Ｒ ＥＱ、−ＡＣＫ、　ＭＣ−Ｄ−ＤＡ−ＡＣＫ。

及びＭ（、ＤＪ−ＶＬＤを備えている。

一般的に、バス・トランザクションにはアドレスの送信とデータの送信・受信の ２つがある。バス・トランザクシコンは普通そのトランザクションがメモリに何 をするかによって定義される。即ち、読み出しトランザクションはメモリから（ 例えば、ＣＰＵかＩ１０デバイスかどちらかに）データを転送し、書き込みトラ ンザクションはメモリにデータを書き込む。読み出しトランザクションでは、読 み出しを表している然るべき制御信号と共に、アドレスが先ずメモリ１５０に向 かうメモリ・アドレス・バス（表示なし）に乗せられる。メモリは対応する制御 信号と共にデータをバス＋４０上に戻すことによって応答する。書き込みトラン ザクションは、ＣＰＵまたはＩ１０デバイスがアドレス及びデータの双方を送る よう要求して、データの戻りはめない。

本発明は、６４ビンか３２ビンかどちらかの外部メモリ・バス・インタフェース を備えたチップへの適用を意図するものである。理解されるであろうが、６４ビ ンのインタフェースは、３２ビツトと６４ビツトのいずれのモード（例えば、６ ４ビツトか３２ビツトのどちらかの外部バス１４０で）でも使うことができる。

３２ピンのメモリ・データ・バス・インタフェースは６４ビツト・モードでは動 作しない。

リセット時、好適な一実施例は電源投入（ブート）中３２ビットのメモリ・イン タフェースを想定し、（オン・チップまたはオフ・チップの）決まった記憶場所 からワードを読み出し、そこから適正なシステム動作に必要な構成を確かめる。

具体的には、電源投入中ＣＰＵ１０５はブート・コードを読み出し且つ実行する 。ブート・コードはメモリ１５０内の特定の記憶場所を読み出すようＣＰＵ　１ ０５に命令する。その記憶場所にはその中にどんなサイズのデータ・バスがシス テム１００に連結されているか確認するための情報がコード化されて入っている 。別の実施例では、そのサイズの外部バス１４０を有するチップ・ハードウェア が事前にプログラムされている。従って、以下に説明する、３２ビツトまたは６ ４ビツトの外部メモリ・バス１４０へのアクセスを可能にするためのサブシステ ムは、チップへの電源投入後もしくはハードウェア・リセット後直ちに、どのサ イズの外部バス１４０が現在システム１００に連結されているか解かる。もちろ ん、外部バスのサイズを確認する他の手段について当業者には明らかであろうし 、本発明は決して上述の技法に限定されるものではない。

第１図、第２図並びに第４図において、ＣＣＤ、、−ＢｔＪＳ１２６（ｂ）及び ５Ｗ−ＷＤ２１５はマスク・デバイス（例えば、Ｄ−キャッシュ１１５）から書 き込みデータＦＩＦＯ２３０（以下に記述し第２図に示す）に書き込みデータを 送るために使われる。ＭＣ−Ｄ−Ｂυ５１２６（ａ）及び５Ｗ−ＲＤの４５０と ４５５とはスレーブ・デバイス（メモリ・ボート１２７またはｌ０Ｕ１３０）か らマスク・デバイスに読み出しデータの結果を送るために使われる。ｓｗ−ｗＤ 及び５Ｗ−ＲＤは共にトライステート・バスである。

Ｉｌ、デュアル畠メモリ・サブシステム本発明により、上に記述したシステム・ アーキテクチャが３２ビツトと６４ビツトのどちらの外部メモリ・バス１４０に もインタフェースがとれるようになる。

デュアル幅メモリの転送を容易にするために、本発明はキャッシュ１１０及びメ モリ・インタフェース・ボート１２７間のワード送信のために最大で２クロツク ・サイクルを使うように設計されている。例えば、キャッシュ１１０が１つのロ ングワード（６４ビツト）を書き込み、且つシステム＋００が３２ビツトの外部 バス１４０に連結されていれば、データをメモリ・インタフェース・ボート１２ ７に送るには２クロツク・サイクルを要する。

第２図において、主記憶１５０に書き込むための論理設計２００（以下、サブシ ステム２００と言う）がある・サブシステム２００は、３２ビツトまたは６４ビ ツトのどちらのデータ転送にも必要なハードウェアである。サブシステム２００ はデータを［ダブル・ポンプ式（ｄｏｕｂｌｅ　ｐｕｍｐｅｄ）　Ｊで転送する 。例えば、クロック・サイクル毎に１ワードのデータを転送するのではなく、サ ブシステム２００はｌ／２　（半）クロック・サイクル毎にデータの１／２ワー ドを転送することができる。バスはダブル・ポンプ式だから、バスがターンアラ ウンドして１つのマスクから次のマスクに切り替わる時、バス競合（ｂｕｓ　ｃ ｏｎｆｌｉｃｔ）が起こらないように回路設計段階で注意が払われている。ダブ ル・ボンピング（ｄｏｕｂｌｅ　ｐｕｍｐｉｎｇ）は必要ビット線数を減らしそ れによって性能の低下を最小限に抑えながら費用のかかる配線要件（ｗｉｒｅ　 ｒｅｑｕｉｒｅｍｅｎｔ）を最低限に抑える０好適な実施例ではダブル・ポンプ 方式を採用しているが、本発明の実現にダブル・ボンピングが必要というわけで はない。

サブシステム２００は、データ・キャッシュ・バス（ＣＣ−ＤＪＵＳ）　１２６ （ｂ）から主記憶１５０にデータを送るためにマルチプレクサ２１０．２２０を 使用する。本発明による好適な実施例におけるマルチプレクサ２１０．２２０は マルチプレクサ／う７チを使う。言い換えれば、マルチプレクサは一時的にデー タを格納することができる。１６または３２ビツト　（３２ビツトのメモリ・バ ス１４０があるか或し１は６４ビツトのメモリ・バス１４０があるかによって決 まる）のデータは、半クロック・サイクル毎にメモリ・インタフェース・ボート １２７に転送され、メモリ・インタフェース・ボート１２７とＣＣＵｌｔｏとの 間に設置された書き込みデータＦＩＦＯ２３０の中に格納される。

サブシステム２００はまた、バッファ２５０及びバッド２６０を備えている。バ ッファ２５０は外部メモリ・データ・バスを駆動するためのトライステート出力 パッド・バッファで、パッド２６０はサブシステム２００を主記憶１５０に接続 するために使われる。

第３Ａ図及び第３Ｂ図はそれぞれ、３２ビツトか６４ビツトかいずれかのメモリ ・バスを使ってメモリ１５０にデータを書き込む時のタイミング図である。デー タは、６４ビツトのメモリ・バスが使われていれば１サイクルで転送されるのに 対し、３２ビツトのメモリ・バスではデータの転送に２サイクルを要する。

より具体的には、第３Ａ図が３２ビツトのメモリ・バスを使ってデータをメモリ １５０に書き込むタイミング図を表している。先ず、キャッシュ＋１０が、参照 番号３１０で示すように、メモリ＋５０へのアクセスをめてキャッシュ要求信号 （ＣＣ，、−Ｄ　ＲＥＱ）＋２８（ａ）を介して要求を送る。

ＭＣＵ　１２０は、参照番号３１５で示すように、（クロック３０５の立ち上が りエツジで）　Ｍ（、ＤＪＥＱ−ＡＣＫがハイになると、その要求の受取りを確 認する。次に、メモリへのアクセスが可能であることが確認されれば、参照番号 ３２０で示すように、メモリ１５０に書き込まれるべきデータがＣ（、ＤＪＵＳ 　＋　２６　（ｂ　）上に現われる。ひとたびデータがＣＣ，−Ｄ、、−ＢＵＳ 　１２６　（ｂ　”ｊ上に現われれば、そのデータはクロック３０５の次の２サ イクルで書き込みデータＦＩＦＯ２３０に転送される。参照番号３２５で示すよ うに、ＭＣＪ−ＤＡ−ＡＣＫ信号は、データが現在書き込みデータＦＩＦＯ２３ ０の中に書き込まれていることを示している。３２ビツトのデータがＭＣＵ　１ ２０に入力される度に、そのデータは書き込みデータＦＩＦＯ２３０の中に入れ られる。

最初の３２ビツトはクロック３０５の最初のサイクルで送られ（半クロック・サ イクルにつき１６ビツトの割合）、２番目の３２ビツトはクロック３０５の２番 目のサイクルで送られる。第２図において、先ず、データの全６４ビツトはマル チプレクサ２１０及び２２０への入力として動作する。

クロック３０５の最初のサイクルで、最初の３２ビツトがマルチプレクサ２１０ ．２２ｏカら選択サレ、Ｓ　Ｗ−ＷＤ２１５．２１７を介して書き込みデータＦ ＩＦＯ２３０の中に保存される０２番目のクロック・サイクルで、２番目の３２ ビツトがマルチプレクサ２１０．２２０がら選択され、５Ｗ−ＷＤ２１５．２１ ７を介して書き込みデータＦＩＦＯ２３０の中に保存される。当業者は、上述の タイミング信号と前記システム１ｏｏが現在３２ビツトの外部バスに連結されて いるとの情報に基づいて、マルチプレクサ２１０．２２０に必要な制御信号／論 理を容易に生成することができるだろう。ひとたびデータが書き込みデータＦＩ ＦＯ２３０に保存されれば、外部データ・バス１４０が使用可能になり次第メモ リ１５０に書き込まれる（格納される）。

必ずしもデータの全てがメモリ１５０に書き込まれなければならないとは限らな い場合（例えば、読み出し−変更−書き込み時）が多々ある。そのために、デー タ・マルチプレクサ・セレクト２４０が備えられている。第６Ａ図において、デ ータ・マルチプレクサ・セレクト２４０は、書き込みデータＦＩＦＯ２３０から 主記憶１５０に転送中のデータからバイト集合を選択するスキームを備えている 。読み出し一変更一書き込み時、データの一部分だけが変更されるはずである。

例えば、第６Ｂ図に示すように、ＷＯの最初の８ビツトだけが変更されている（ 斜線で示した部分）。先ず、全３２ビツトがマルチプレクサのＡ−６１０からＤ −６４０の入力０ＲＧＯ−６６０から０ＲＧ３−６６６に入れられる。

これらの入力データは、読み出し一変更一書き込み動作の読み出しの部分から元 々読み出されたデータである。

このデータは変更されマルチプレクサＡ−６１０からＤ−６４０の他の入力ＮＥ ＷＯ−６５０からＮＥＷ３−６５６に入れられる。本例が示すように、最初の８ ビツトだけが変更されており、データの残る２４ビツトはメモリに格納されるべ きではない。従って、データ線ＮＥＷＯ−６５０がマルチプレクサＡ−６４０で 選択され、マルチプレクサのＢ−６３０，Ｃ−６４０、及びＤ−６５０ではデー タ線０ＲＧＩ−６６２，０ＲＧ２−６６６４、及び０ＲＧ３−６６６４が選択さ れている。それはデータの変更部分を除いて、メモリから元々読み出されたデー タを格納することを意味する。マルチプレクサＡ−６４０がらＢ−６６０の出力 を選択するための制御論理の構造並びに動作については当業者には明確になるで あろう。

データ・マルチプレクサ・セレクト２４０は本発明の実現に不可欠ではないこと を記しておく。本発明に基づく好適な一実施例で使用されているオプションにす ぎない。

第３Ａ図に示すタイミング図は３２ビツトの外部バス１４０を介してメモリ１５ ０に書き込み中の２つの６４ビツト・ワードの例を表すものである。サンプルの 書き込みデータＦＩＦＯ３４０は４個の３２ビツト・ブロックで表されている。

この時点で、データは３２ビツトのブロックで書き込みデータＦＩＦＯ３４０か ら外部データ・バス１４０上に送り出せる第３Ｂ図は６４ビツトの外部バスを使 ってデータを主記憶１５０に書き込むためのタイミング図を示すものである。

先ず、キャッシュ１１０がＭＣＵ　ｌ　２０に対してデータをメモリ１５０に書 き込めることの確認応答を要求する。ここでも、これは３５０でＣＣ，−Ｄ−Ｒ ＥＱがハイになることによって確認される。ＭＣＵ　１２０は、３５５でＭＣ− Ｄ−ＲＥＱ−ＡＣＫがハイになることによってその要求に応答するのであるが、 その時点はデータがＣＣ−Ｄ−ＢＵＳ　１２６　（ｂ　）上に送られる時点であ る。次のクロック・サイクル（参照番号３６５で表示）の初めに３２ビツトのデ ータが５Ｗ−ＷＤ２１５及び２１７を介して書き込みデータＦＩＦＯ２３０に転 送される。ここでも、書き込みデータｔ４ＦＯ２３０がキャッシュ１１Ｏからデ ータを受信中であることを確認するためにＭＣ−Ｄ、、−ＤＡ−ＡＣＫ信号がハ イになる。

３２ビツトのメモリ・バスのタイミング制約と対照して、６４ビツトを書き込み データＦＩＦＯ２３０に転送するにはｌクロック・サイクルを要する。３２ビツ トが半サイクル毎に転送される。サンプルの書き込みデータＦＩＦＯ３７５は２ 個の６４ビツト・ブロックで表されている。この時点で、データは６４ビツトで 外部データ・バス１４０上に送り出される準備ができている。

上述のごとく、第２図において、データの全６４ビツトはマルチプレクサ２１０ 及び２２０への入力として動作する。６４ビツトの外部データ・バス１４０がシ ステム１００と連結されている場合、データの全６４ビツトがマルチプレクサ２ １０．２２０から選択される。従って、６４ビツトのブロックが書き込みデータ ＦＩＦＯ２３０に格納される。最初の半クロック・サイクルで最初の３２ビツト がＳ　Ｗ−ＷＤ２１５に送られ、次の半クロック・サイクルで２番目の３２ビツ トが５Ｗ−ＷＤ２１７に送り出される。その結果、キャッシュ１１０から書き込 みデータＦＩＦＯ２４０に６４ビツトが転送されるのに１クロツク・サイクルし か掛からない。

外部データ・バス＋４０を介して３２ビツトまたは６４ビツトのデータ・ストリ ームを主記憶１５０に書き込むための上述の手順について、第７図にその概略を 示す。その手順は、ステップ７５０を除いて、３２ビツト並びに６４ビツトのデ ータ転送と全く同じであることを記しておく。システム１００が３２ビツトの外 部バスに連結されていればデータ転送には２サイクルを要し、システム１００が ６４ビツトの外部バスに連結されていればデータ転送は１サイクルしか掛からな い。３２ビツトだけのインプリメンテーションは６４ビツト・インプリメンテー ションのサブセットだから、両方に同じＭＣＵ１２０の制御論理を用いることが できる。

ＭＣＵ１２０の制御は、メモリ・バス１４０の幅に合わせて制御信号（即ち、マ ルチプレクサへの入力）を変えるように設計されている。当業者は上述のタイミ ング並びにハードウェア構成によって本発明を作動させるのに必要な制御論理を 容易に生成できるだろう。

第４図はデータを読み出すく即ち、情報のフェッチ）ためのメモリ・システムを 示している。書き込み動作（ｗｒｉｔｅ　ｏｐｅｒａｔｉｏｎ）と同様のやり方 で、キャッジ！１１０はデータの結果が６４ビツトのブロックでキャッシュ１１ ０に戻されるように要求する。メモリ・ボート１２７が２つのロングワード（ｌ ｏｎｇ　ｗｏｒｄ）から成る読み出し要求をキャッシュ１１０に戻せば、１２８ ビツトをキャッシュ１１０に送るのにクロック５０５の２サイクルが掛かる。５ Ｗ−ＲＤババス５０．４５５は、スレーブ・デバイス（メモリ・ボート１２７ま たはｌ０Ｕ１３０）からマスク・デバイスに読み出しデータの結果を送るために 使われる。キャッシュ１１０のタイミング制約があるために、このバスはダブル ・ポンプ式ではない。データは、クロック５０５がハイの時だけに送られる。キ ャッシュ１１０はデータがクロック５０５の立ち下がりエツジで有効であること を要求する。データはクロック５０５がハイの時にボート１２７から受信される から、５Ｗ−ＲＤババス５０．４５５がダブル・ポンプ式だったとじたら、キャ ッシュ１１０がデータを受け取るのは一番早くてクロック５０５の正のエツジに おいてで、クロック５０５の負のエツジにおいてではない。５Ｗ−ＲＤパス４５ ０．４５５はダブル・ポンプ式ではないから、このバスはクロック５０５でのみ アクティブ（トライステート型ではない）であり、２つのバス・ドライバが同時 に同じ配線を駆動する、バス・バッファ競合の問題は生じない。

サブシステム４００はまた、バッファ４４０及びバッド４５０を含んでいる。バ ッファ４４０は、外部パッド電圧を内部論理電圧に変換するために使われ、バン ド４５０はサブシステム４００を主記憶１５０に接続するために使われる。

第５Ａ及び第５Ｂ図は、それぞれ３２ビツトと６４ビ・ノドのバス・モード用の 、キャッシュ１１０への読み出しデータのタイミングを示すものである。第５Ａ 図は３２ビツトの外部メモリ・バス１４０を使って主記憶１５０からデータを読 み出すためのタイミング図である。先ず、３２ビツトのデータが外部メモリ・バ ス１４０上を転送され、３２ビツトのブロックで読み出しデータＦＩＦＯ４３０ に入れられる。次に、そのデータは参照番号５１０及び５１２で表したデータ線 ５Ｗ−ＲＤ上に送られる。参照番号５１５で示すように、ＭＣＤ−Ｂ　ＶＬＤが ハイになると、ＭＣ−Ｄ−ＢＵＳが使用可能になる。参照番号５２０で示すよう に、クロック５０５の次の立ち上がりエツジの始まりに続いて、キャッシュ１１ ０によって要求されたデータ／命令がその後にデータ・バス（Ｍ（、Ｄ−ＢＵＳ ）　１２６（ａ）／命令バス（ＭＣ−１−Ｂｕｓ）　１２６　（Ｃ）上にそれぞ れ現われる。この時点で、データはキャッシュ１１０に転送中である。

第１図及び第４図において、３２ビツトの外部バス１４０を使用する場合、デー タはボート１２７を通ってＭＣＵ　１２０に入る。データはその後３２ビツトの ブロックで読み出しデータＰＩＦＯ４３０に格納される。初め、読み出しデータ ＦＩＦ０４３０は空で、データ線の４５０．４５５は使用可能である。しかしな がら、データ線５ＷＪＤ［３１：０］４５０と５Ｗ−ＲＤ［６３：３２］４５５ がひとたび使用不可になれば、データ線４５０．４５５が使用可能になる　（３ ２ビツト・モードではデータ線４５０だけが使われる）までデータは読み出しデ ータＦＩＦＯ４３０に格納されたままである。

データ線４５０が使用可能になり次第、読み出しデータＦＩＦＯ４３０内の最初 の３２ビツトはマルチプレクサ４１０゜４２０に送られる。より具体的には、マ ルチプレクサ４２０は下位の３２ビツトに係わり、マルチプレクサ４１０は上位 の３２ビツトに係わる。最初の３２ビツトは読み出しデータＦＩＦＯ４３０から はじき出され、Ｓ　Ｗ−ＲＤ［３１：Ｏ］４５０を介してマルチプレクサ４２０ に入力される。次に、２番目の３２ビツトが読み出しデータＦＩＦＯ４３０から はじき出され、５Ｗ−ＲＤ［６３：３２］４５５を介してマルチプレクサ４１０ に送られる。ひとたびデータの全６４ビツトがマルチプレクサ４１０．４２０に 入力されれば、全６４ビツトがマルチプレクサ４１０．４２０から選択され、Ｍ Ｃ−Ｄ−ＢＵＳ１２６（ａ）　（場合１こよってはＭＣ−１−ＢＵＳ１２６（ｃ ））上を送られキャッシュ１１０に読み込まれる。

本発明に基づく別の実施例は、■−キャッシュ１１３用のセットとＤ−キャッシ ュ１１５用のセットの、別々のマルチプレクサ・セットを使って構成することが 可能である。

さらに、データ線５Ｗ−ＲＤ［６３：３２］は３２ビツト（低費用）・インプリ メンテーション用のオプションである。

第５Ｂ図は、６４ビツトの外部バス１４０を使用する時のデータ読み出しのタイ ミング図を示すものである。先ず、外部データ・バス１４０からデータが読み出 しデータＦＩＦＯ４３０に格納される。６４ビツトの外部データ・バス１４０が 使用されているから、読み出しデータＦＩＦＯ４３０に格納されているデータは ６４ビツト長のワードである。データは、データ線５Ｗ−ＲＤ４５０．４５５が 使用可能になるまで読み出しデータＦＩＦＯ４３０の中に留められる。ひとたび ５Ｗ−ＲＤ４５０．４５５が使用可能になれば、参照番号５５０で示すように、 全６４ビツトがＳＷ　ＲＤ４５０．４５５を介してマルチプレクサの入力に転送 される。５５５で示すように、Ｍ（、ＤＪ　ＶＬＤがハイになると、参照番号５ ６０で示すように、データは続いてクロック５０５の次のサイクルでＭＣＤ−Ｂ ＵＳ１２６（ａ）　（場合によってはＭＣ−１−ＢＵＳ１２６（ｃ））上に送り 出される。データはＭＣＤ−ＢＵＳ１２６（ａ）上を転送され要求側のキャッシ ュ１１０に送られる。

再び第４図において、データが読み出しデータＦＩＦ０４３０に入りデータ線４ ５０．４５５が使用可能になった後、データの全６４ビツトはマルチプレクサ４ １０．４２０に入力される。下位の３２ビツトはデータ線５Ｗ−ＲＤ［３１：０ ７４５０を介してマルチプレクサ４２０に入力され、上位の３２ビツトはデータ 線５Ｗ−ＲＤ［６３：３２］４５５を介してマルチプレクサ４１０に人力される 。全６４ビツトがデータ線の５Ｗ−ＲＤ［３１：Ｏ］４５０及び５Ｗ−ＲＤ［６ ３：３２］４５５に入力された後、データはマルチプレクサ４１０．４２０がら 選択され、キャッシュ１１０に回送（ｆｏｒｗａｒｄ）される。

外部データ・バス１４０を介して主記憶１５０がら３２ビツトまたは６４ビツト のデータ・ストリームを読み出すための上述の手順について、第８図にその概略 を示す。ここでも、ステップの８５０．８６０、及び８７０を除いて、手順は３ ２ビツト、６４ビット共に全く同じであることを記しておく。システム＋００が ３２ビツトの外部バスに連結されていればデータ転送にはロングワード（６４ビ ツト）にっき２サイクル掛かり、システムｌｏｏが６４ビツトの外部バスに連結 されていればデータ転送にはロングワードにっきｌサイクルに掛かる。当業者は 、今までに説明したタイミングやハードウェア構成に基づいて本発明を作動させ るのに必要な制御論理を簡単に生成するであろう。

スイッチ読み出しバス（ＳＷ　ＲＤ）が使用できない時データは読み出しデータ ＦＩＦＯ４３０に入れられる。データは常に書き込みデータＦＩＦＯ２３０に入 れられ、メモリのタイミング要件に従って読み出される。外部バス１４０あるい はＳＷ、−ＲＤババスその時点で他のボートによって使用されていれば、次の書 き込みまたは読み出しのデータは、それぞれ一時的に書き込みデータ２３０が読 み出しデータ４３０に押し込められる。要求バスが使用可能になる（即ち、外部 バス１４０がＳＷ　ＲＤが開放される）と、データがその特定のＦＩＦＯがらは じき出され、主記憶１５０が、または要求を出しているキャッシュ１１０がＩＯ Ｕ　１３０が、いずれかに転送される。一方、データが書き込みデータＦＩＦＯ ２３０または読み出しデータＦＩＦＯ４３０に到着する時点で要求バスが使用可 能ならば、データは直ちにそれぞれのＦＩＦＯを通してデータ線上を転送される 。

メモリ・システムは、６４ビツトのデータ・バス（ｄａｔａｐａｔｈ）が６４ビ ツトと３２ビツトのどちらのモードでも作動するように設計されている。ソフト ウェアはどちらのシステム構成が使われるが選択することができる。６４ビツト と３２ビツトのチップでは、３２ビツト・モードの制御動作は同じである。根本 的に、制御論理とデータ・バスは、３２ピントの外部バスに接続され３２ビツト ・モードで走るように構成されているシステムと類似している。しかしながら、 ３２ビット外部バスが使われていると、スイッチ１２５の上位ビット及び書き込 みデータＦＩＦＯ２３０が読み出しデータＦＩＦＯ４３０の上位ビットは使用さ れない（即ち、５Ｗ−ＷＤ［３１：１６］と５Ｗ−ＲＤ（６３：３２］は無視さ れる）。だが、上に説明したように、制御論理は同じである。

本発明に基づく設計の良さを十分に活がすためには、書き込みデータＦＩＦＯ２ ３０と読み出しｆ’−９ＦＩＦＯ４３０１１、いつでもデータ集合を少なくとも ２つ以上格納できるものでなければならない。その場合、ｌデータ集合は転送対 象のデータの最大ブロックに等しい。これにより、最初のデータ集合が外部バス １４０上に送り出されている時点で外部バス１４０が既にアクセスされている時 、２番目のデータ集合は直ちに外部バス１４０上に送り出せる状態になっている ことが保証される。従って、外部バス１４０上に送り出される最初のデータ集合 と２番目のデータ集合との間に決まった時間のずれ（ｌａｇ　ｔｉｍｅ）はない 。

その上、本発明は完全にスケーラプル（例えば、６４７１２８ビツト）である。

従って、当業者は様々なビット転送の組み合わせでデュアル幅のメモリ・バンド 輻に対応するシステムを容易に設計することができる。さらに、本発明はマルチ 幅のメモリ・バスを・意図するものである。

従って、当業者が上記の本発明が教えるところを活用し、例えば、３２ビツト、 ６４ビツト、さらには１２８ビツトの外部データ・バスに対応する構成になった システムを容易に設計することができることを意図している。従って、本発明が 教えるところを活かせば１つのシステムに取り入れることができる外部データ・ バス幅の組み合わせは無限である。

当業者は本発明の教えるところをコンピュータ・ベースのシステムのどんなタイ プのバスにも適用できるものと思われる。例えば、本発明はデュアル幅のＩ１０ バスに適用することができるし、さらに外部バスに限らず、内部バスにも適用可 能である。

本発明は、具体的に実施例において図解し説明してきたが、当業者には、本発明 の精神並びに適用範囲から外れることなく、その形態及び詳細において様々な変 更が可能なことが理解されるであろう。

第６Ａ図 第８図 補正書の翻訳文提出書（特許法第１８４条の８）平成６年　９　月　１３　日 補正書の翻訳文　１通 ７、前記以外の代理人

Claims (1)

1. 【特許請求の範囲】 特許請求の範囲は以下の通りである。 １．コンピュータ・ペースのシステムにおいて幅の異なる複数のバスにアクセス できるように構成された、現時点でそのシステムに連結されているバス上でメモ リ並びに少なくとも１つ以上のバス要求者間でデータの転送を効率的に行なうた めの、デュアル幅のメモリ・サプシステムで、そのデュアル幅のメモリ・サプシ ステムが、（ａ）現時点でコンピュータ・ペースのシステムに連結されているバ スの幅を確認する手段と、（ｂ）前記のバス要求者からデータを受信するように 構成され、且つ出力されるべき前記データのブロックを選択するための選択手段 と、 （ｃ）前記の確認された幅に一致するブロックで出力された前記データを受信し 且つ格納するための格納手段と、 から成ることを特徴とし、さらに、 前記選択手段が前記デュアル幅のメモリ・サプシステムの幅の異なるバスへのア クセスを可能にすることを特徴とするデユァル幅のメモリ・サプシステム。 ２．前記システムがさらに、 （ｄ）メモリへの転送のために個々のバイトを選択するための選択手段から成る ことを特徴とする特許請求の範囲第１項に記載のシステム。 ３．バス要求者がデータ　キャッシュか命令キャッシュか入出力デバイスのいず れかであることを特徴とする特許請求の範囲第１項に記載のシステム。 ４．前記システムがさらに、前記データを転送するために前記選択手段と前記格 納手段との間に設けられたバス手段から成ることを特徴とし、且つ前記バス手段 が各クロック・フェーズ期間にデータを前記格納手段に渡すように構成されてい ることを特徴とする特許請求の範囲第１項に記載のシステム。 ５．サプシステムがマルチプロセッサ環境で作動することを特徴とする特許請求 の範囲第１項に記載のシステム。 ６．前記選択手段が複数のマルチプレクサから成ることを特徴とする特許請求の 範囲第１項に記載のシステム。 ７．コンピュータ・ペースのシステムにおいて幅が異なる複数のバスにアクセス できるように構成された、現時点でそのシステムに連結されているバスを通して メモリ並びに少なくとも１つ以上のバス要求者間のデータの転送を効率的に行な うための、デュアル幅のメモリ・サプシステムで、当デュアル幅のメモリ・サプ システムが、（ａ）現時点でコンピュータ・ペースのシステムに連結されている バスの幅を確認する手段と、（ｂ）前記の確認された幅に一致するブロックでバ スからデータを受信し且つ格納するための一時的な手段と、さらに、 （ｃ）前記の一時的な手段からデータを受信するために接続され、且つコンピュ ータ・ペースのシステムの限定条件に一致するブロックで前記受信データを前記 のバス要求者に送るために接続された選択手段と、から成ることを特徴とするデ ュアル幅のメモリ・サプシステム。 ８．前記バス要求者がデータ・キャッシュか命令キャッシュか入出力デバイスの いずれかであることを特徴とする特許請求の範囲第７項に記載のシステム。 ９．前記サプシステムがマルチプロセッサ環境で作動することを特徴とする特許 請求の範囲第７項に記載のシステム。 １０．前記システムがさらに、データが最長でも２クロック・サイクルで転送さ れるようにするための制御手段から成ることを特徴とする特許請求の範囲第７項 に記載のシステム。 １１．コンピュータ・ペースのシステムにおいて１本のバスを通してバス要求者 からメモリに効率的にデータを書き込むための方法で、そのコンピュータ・ペー スのシステムが幅の異なる複数のバスにアクセスできる上うに構成されており、 前記方法が、 （１）コンピュータ・ペースのシステムに連結されたバスの幅を確認するステッ プと、 （２）前記メモリにアクセスを要求するステップと、 （３）データ・ストリームを複数のマルチプレクサの入力に送るステップと、 （４）前記データ・ストリームからデータを選択し、且つ前記選択データを前記 バスの幅に等しいプロックで一時的ＦＩＦＯに格納するステップと、さらに（５ ）前記ＦＩＦＯからデータをはじき出し、且つそれを前記バスが使用可能になり 次第前記バスに送り出すステップと、 から成ることを特徴とする方法。 １２．前記ステップ（３）で前記データ・ストリームが各クロック・フェーズ間 に前記書き込みデータＦＩＦＯの中に転送されることを特徴とする特許請求の範 囲第１１項に記載の方法。 １３．前記方法がさらに、そのはじき出されたデータのうちのどれがメモリに転 送されるか選択するステップから成ることを特徴とする特許請求の範囲第１１項 に記載の方法。 １４．コンピュータ・ペースのシステムにおいてバス要求者から求められたメモ リの記憶場所からデータを効率的に読み出すための方法で、そのコンピュータ・ ペースのシステムが幅が異なる複数のバスにアクセスできるように構成されてお り、前記方法が、 （１）コンピュータ・ペースのシステムに連結されたバスの幅を確認するステッ プと、 （２）前記メモリにアアクセスするステップと、（３）前記メモリへのアクセス が可能であると確認され次第、データ・ストリームを前記バスに送り出すステッ プと、 （４）前記バスから前記データ・ストリームを前記バスの幅に等しいブロックで ＦＩＦＯに入れるステップと、（５）前記ＦＩＦＯからデータをはじき出し、且 つそれを複数のマルチプレクサに入力するステップと、さらに （６）前記の複数のマルチプレクサの中にある前記データをバス要求者に送るス テップと、から成ることを特徴とする方法。 １５．コンピュータ・ペースのシステムにおける幅が異なる複数のバスにアクセ スできるように構成されたデユアル幅のメモリ・サプシステムにおいて１本のバ スを通してメモリと少なくとも１つ以上のバス要求者との間でデータを効率的に 転送するための方法で、前記方法が、（１）コンピュータ・ペースのシステムに 連結されたバスの幅を確認するステップと、 （２）ステップ（１）によって確認された前記バスの幅に一致する一時的ＦＩＦ Ｏに格納対象のデータ・ブロックを選択し、さらに前記選択データを受信し、且 つ前記の一時的ＦＩＦＯに格納するステップと、さらに（３）前記一時的ＦＩＦ Ｏに格納された前記選択データを前記メモリに書き込むステップと、 から成ることを特徴とする方法。