JPS62232061A

JPS62232061A - デ−タ転送処理装置

Info

Publication number: JPS62232061A
Application number: JP7617186A
Authority: JP
Inventors: Isao Sasaki; 功佐々木
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1986-04-02
Filing date: 1986-04-02
Publication date: 1987-10-12

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、データ転送処理装置に係り、特にマイクロコ
ンピュータを使用したシステムにおけるデータ転送処理
装置に関するものである。

〔発明の概要〕

本発明は、プロセッサからＲＡＭに対してアクセスした
条件をバス幅決定手段が判断し、効率の良いバス幅をＲ
ＡＭに通知すると同時にデータバス切換え手段によって
所定のバス幅のデータバスに切換え、ＲＡＭは通知され
たバス幅で切換えたデータバスを介してデータの書込み
または読出しの動作を行い、ＲＡＭで処理されたバス幅
を応答手段によりプロセッサに通知することによってプ
ロセッサによるＲＡＭへのアクセスが簡便かつ効率的に
なる。

〔従来の技術〕

マイクロコンピュータを使用するシステムでは、８ビッ
トまたは１６ビットのプロセッサによる処理に主眼が置
かれていたが、近年３２ビットのプロセッサの開発およ
びハードウェアの標準化による標準バスの採用に伴って
、バスへのアクセスの仕方が複雑になってきた。

従来のデータ転送処理装置では、例えば３２ビットのプ
ロセッサによって３２ビット幅のＲＡＭをアクセスする
場合に、適切なアドレス範囲を考慮しながらＲＡＭをア
クセスしなければならなかった。すなわち、従来のバス
アクセスの仕方は１回のバスサイクルで終了するような
アドレスの範囲でＲＡＭをアクセスすることができるも
のに限られていた。

もし不適当なアクセスを行った場合、すなわち１回のバ
スサイクルで終了しないようなアドレス範囲を指定した
ときには、不適当なアクセスとみなしてバスエラー割込
み等の処理を行うかあるいはバスエラー処理を回避する
ために１６ビット幅のＲＡＭを使用していた。

〔発明が解決しようとする問題点〕

しかしながら、適当なアドレス範囲を常に考慮してＲＡ
Ｍをアクセスするのは、非常に不便であり、また所定の
アドレス範囲を超過した場合にバスエラー処理によって
プロセッサに無駄なバスサイクル時間を生じさせること
になる。また、１６ビット幅のＲＡＭの使用は３２ビッ
トプロセツサの機能を十分に発揮できないといった欠点
があった。

本発明は、ＲＡＭへのアドレス範囲およびデータ幅のサ
イズに影響されずにバスエラーを発生することなくアク
セス可能でかつ適切なアドレス範囲を考慮する必要のな
いデータ転送処理装置を提供することを目的としている
。

〔問題点を解決するための手段〕

第１図は、本発明のブロック図である。同図において、
ｌは例えば３２ビットのプロセッサ、２は３２ビットプ
ロセツサによりＶＭＥ等のバスを介してアクセスされか
つデータバスを介してプロセッサ１との間でデータの転
送の行われる例えば４つの１バイト幅のＲＡＭブロック
に区分された４バイト幅のメモリ、３はプロセッサ１と
メモリ２との間で例えば最大４バイト幅のデータを転送
する４つに分割された双方向性のデータバス、４はプロ
セッサのアクセスした条件に基づいてデータのバス幅を
決定し、４つのＲＡＭブロックの内掛なくとも１つ選択
し、データバス切換え手段および応答手段を制御するバ
ス幅決定手段、５はＶＭＥ等のバス、６はメモリ２の動
作終了並びに転送処理されたデータのバス幅をプロセッ
サ１に通知する応答手段、７はバス幅決定手段の出力状
態によって交互に切換わる例えば２バイト幅のデータバ
スバッファブロックと４バイト幅のデータバスバッファ
ブロックとを備え、これらのデータバスバッファブロッ
クによってデータバス幅を切換えるデータバス切換え手
段である。

〔作　　　用〕

本発明の作用について説明すると、バス幅決定手段によ
ってプロセッサのアクセスした条件に基づきデータのバ
ス幅を決定してＲＡＭブロックを選択し、データバス切
換え手段にデータバス切換え用の信号を出力し、応答手
段にデータバス幅を通知し、データバス切換え手段によ
ってプロセッサとメモリとの間のデータバスをバス幅決
定手段で定まるバス幅に適合するように切換え、応答手
段によってメモリの動作終了を通知している。

〔実　　施　　例〕

（１）構　成本発明の一実施例を第２図に示す。

第２図において、データ転送処理装置は、ＣＰＵボード
２００．ＲＡＭボード３００およびｃｐＵボード２００
とＲＡＭボード３００とを接続する標準パス、すなわち
ＶＭＥバス４００がらなっている。ＣＰＵボード２００
にはプロセ・ノサ１が実装されておりプロセッサｌは３
２ビ・ノドのプロセッサ、例えばモトローラ社製ＭＣ６
８０２０である。プロセッサ１はアドレスバスによって
該当する番地を指定する（１番地光たり１バイトである
）。第２図にはアドレスバス中、下位２ビットのアドレ
スバスＡＯおよびＡＩだけが図示されている。プロセッ
サ１は、またデータの大きさを指定する信号５ｉＺＥ１
および５ｉＺＥＯと、メモリ、すなわちＲＡＭ２に対し
て書込みかあるいは読出しかを指定する信号Ｒ／Ｗと、
データバスの状態を表示するデータセット信号百１とを
出力するための端子を備えている。また、プロセッサ１
れる端子を備えており、信号ＤＳＡＣＫＯおよびＤＳＡ
ＣＫ　ｌはＲＡＭ２の動作終了時にバス幅をプロセッサ
１に通知するためのものである。さらにプロセッサ１は
３１ビット目乃至２４ビット目までのデータＤ３１〜２
４をデータバス３−４に、２３ビット目乃至１６ビット
目までのデータＤ２３〜１６をデータバス３−３に、１
５ビット目乃至８ビット目までのデータＤＩ５〜８をデ
ータバス３−２に、７ビソト目乃至Ｏビット目までのデ
ータＤ７〜０をデータバス３−１に入出力させるための
端子を備えている。

信号５ｉＺＰ、１および５ｉＺＥＯは、データのサイズ
、すなわち幅が第３図に示すように、５ｔＺＥ１＝“０
″、５ｉＺＥＯ＝”ｌ”のときにバイト指定、５ｉＺＥ
１＝″１”、５ｉＺＥＯ＝“０″のときにワード（ＷＯ
ＲＤ）指定、５ｉＺＥ１＝”　１　”、Ｓ　１ＺＥＯ＝
“１”のときに３バイト指定、５ｉＺＥＯ＝”Ｏ″、５
ｉＺＥＯ−“０″のときニロングワード（ＬＯＮＧＷＯ
ＲＤ）指定となるように定められている。また、データ
セット信号ＤＳは、これがローのときにはプロセッサの
読出しモード時にデータをＲＡＭ２からデータバス３を
介して読出す準備があることを示し、プロセッサの書込
みモード時にデータをプロセッサ１からデータバス３へ
出力することを示している。

バス幅決定回路４には、アドレスバスの下位２ピッ１−
ＡＯおよびＡ１、サイズ信号５ｉＺＥＯおよび５ｉＺＥ
１．データセット信号ＤＳが加えられる。

バス幅決定回路４は、論理和、論理積素子２０乃至２６
で構成されている。素子２０にはプロセッサ１からの信
号ＤＳ、５ｉＺＥＯ，５ｔＺＥ１゜Ａ１がそれぞれ加わ
り、素子２０はＤＳがハイ状態、Ｓ　ｉ　ＺＥＯがハイ
状態、５ｉＺＥ１がロー状態、Ａｔがハイ状態のときに
のみハイ状態となる。

素子２１には、プロセッサｌからの信号ＤＳ。

５ｉＺＥＯ，５ｉＺＢ１がそれぞれ加わりＤＳがハイ状
態、５ｉＺＥＯがロー状態、５ｉＺＥ１がハイ状態のと
きにのみハイ状態となる。素子２２にはプロセッサｌか
らの信号ＤＳ、５ｉＺＥＯ。

５ｉＺＥｌがそれぞれ加わり、ＤＳがハイ状態、５ｉＺ
ＥＯがハイ状態、５ｉＺＥ１がハイ状態のときにのみハ
イ状態となる。素子２３にはプロセッサ１からの信号Ｄ
Ｓ、５ｉＺＥＯ，５ｉＺＥ１がそれぞれ加わり、ＤＳが
ハイ状態、５ｉＺＥＯがロー状態、５ｉＺＥ１がロー状
態のときにのみハイ状態となる。素子２４には素子２０
乃至２３からの出力が加わり、素子２０乃至２３のいず
れか１つの出力がハイ状態のときにハイ状態となる。

素子２５には、プロセッサ１からの信号ＤＳ。

ＡＯがそれぞれ加わり、ＤＳがハイ状態、ＡＯがロー状
態のときにハイ状態となる。素子２６にはプロセッサ１
からの信号５ｉＺＥＯ，５ｉＺＥ１゜ＡＯ，ＡＩが加わ
り、５ｉＺＥＯ，５ｉＺＥ１゜ＡＯ，Ａｔのいずれもが
ロー状態のときにロー状態となる。

これらの素子２０乃至２６によって構成されるバス幅決
定回路４からの出力は一連のバス幅決定信号ＡＯ１，Ｌ
ＷＯＲＤ、ＤＳＬ、ＤＳＯと、素子３７および３８に加
わるバス切換え信号とを作る。すなわち、素子２４から
の出力はバッファ３０に加わりデータセット信号ＤＳＯ
を出力し、素子２５からの出力はバッファ２９に加わり
データセット信号ＤＳＬを出力し、素子２６からの出力
は素子２８に加わりロングワード信号ＬＷＯＲＤを出力
する。プロセッサ１からのアドレス信号ＡＩは素子２７
に加わり信号ＡＯＩを出力する。

これによって第５図のタイムチャートにも示すように、
ロングワード信号ＬＷＯＲＤは、５ｉＺＥＯ，５ｉＺＥ
１がともにロー状態でロングワード指定されかつアドレ
ス信号ＡＯ，ＡＩがともにロー状態のときにのみロー状
態で出力される。データセット信号ＤＳＬは、プロセッ
サｌからデータセット信号ＤＳがロー状態で出力されか
つアドレス信号ＡＯがロー状態のときにロー状態で出力
される。またデータセット信号ＤＳＯは、サイズ信号５
ｉＺＥＯ，５ｉＺＥ１で定まるプロセッサのアクセスサ
イズがロングワード指定、３バイト指定、ワード指定の
いずれかであるとき、またはプロセッサのアクセスサイ
ズがバイト指定でアドレス信号ＡＯがハイ状態のときに
ロー状態で出力される。

これらのバス幅決定信号ＡＯＩ、ＬＷＯＲＤ。

装されているメモリ２のＲＡＭブロック＃０゜＃１．＃
２．＃３は以下のように選択される。

ＲＡＭボード３００側でバス幅決定信号ＡＯｌ。

ＬＷＯＲＤ、ＤＳＬ、ＤＳＯはそれぞれ対応するパスバ
ッファ３３，３４，３５．３６に加えられる。パスバッ
ファ３３からの出力は素子４４および４５の一方の端子
に加えられるとともにインバータ素子４３を介して素子
４６および４７の一方の端子に加えられる。パスバッフ
ァ３５からの出力は素子４４．４６の他方の端子に加え
られ、パスバッファ３６からの出力は素子４５．４７の
他方の端子に加えられる。素子４４，４５．４６゜４７
の出力はそれぞれに対応する論理和素子４９゜５０．５
１．５２の一方の端子に加えられる。一方、パスバッフ
ァ３４からの出力は素子４８を介して論理和素子４９，
５０，５１．５２の他方の端子に加えられる。論理和素
子４９，５０，５１゜５２ではロングワード信号ＬＷＯ
ＲＤと素子４４゜４５．４６．４７のそれぞれからの信
号との論理和がとられ、これらの出力はそれぞれ、ＮＡ
ＮＤ素子５３，５４，５５．５６の一方の端子に加えら
れる。ＮＡＮＤ素子５３，５４，５５．５６の他方の端
子には桁選択信号発生装置（ＣＡ３発生装置）からの桁
選択信号ＣＡＳが加えられる。ＮＡＮＤ素子５３，５４
，５５．５６では桁選択信号ＣＡＳと論理和素子４９，
５０，５１．５２のそれぞれからの信号との論理積がと
られ、これらの出力はそれぞれメモリ２のＲＡＭブロッ
ク＃０゜＃１．＃２．＃３にＲＡＭ選択信号として加え
られる。

これによって、ロングワード信号ＬＷＯＲＤがロー状態
で出力されたときには、論理和回路４９゜５０．５１．
５２の一方の端子に加わる信号は全てハイ状態であるた
めにメモリ２の全てのＲＡＭブロック＃Ｏ，＃１．＃２
．＃３が選択される。

これに対してロングワード信号ＬＷＯＲＤが出力されな
いとき、すなわちＬＷＯＲＤがハイ状態のときには、第
４図に示すようにアドレス信号Ａ０１、およびデータセ
ット信号ＤＳＩ、ＤＳＯの状態によってＲＡＭブロック
＃Ｏ，＃１．＃２゜＃３の選択が決定される。すなわち
、アドレス信号ＡＯＩ、データセット信号ＤＳＩ、ＤＳ
Ｏのいずれもがロー状態のときには素子４４．４５の出
力がハイ状態となり、これらが論理和素子４９゜５０に
加わるので論理和素子４９．５０の出力がハイ状態とな
りメモリ２のＲＡＭブロック＃０゜＃１が選択される。

アドレス信号ＡＯ１，データセント信号ＤＳＩがロー状
態でデータセント信号ＤＳＯがハイ状態のときには素子
４４の出力がハイ状態となり、これが論理和素子４９に
加わるので論理和素子４９の出力がハイ状態となりメモ
リ２のＲＡＭブロック＃０が選択される。アドレス信号
Ａ０１．データセット信号ＤＳＯがロー状態でデータセ
ント信号ＤＳＬがハイ状態のときには素子４５の出力が
ハイ状態となりメモリ２のＲＡＭブロック＃１が選択さ
れる。また、アドレス信号ＡＯＩがハイ状態でデータセ
ット信号ＤＳ　１゜ＤＳＯがロー状態のときには素子４
６．４７の出力がハイ状態となり、これらが論理和素子
５１゜５２に加わるので論理和素子５１．５２の出力が
ハイ状態となりメモリ２のＲＡＭブロック＃２゜＃３が
選択される。アドレス信号ＡＯＩ、データセント信号Ｄ
ＳＯがハイ状態でデータセット信号ＤＳＩがロー状態の
ときには素子４６の出力がハイ状態となり、これが論理
和素子５１に加わるので論理和素子５１の出力がハイ状
態となりメモリ２のＲＡＭブロック＃２が選択される。

アドレス信号Ａ０１．データセット信号り、Ｓｌがハイ
状態でデータセント信号ＤＳＯがロー状態のときには素
子４７の出力がハイ状態となり、これが論理和素子５２
に加わるので論理和素子５２の出力がハイ状態となりメ
モリ２のＲＡＭブロック＃３が選択される。

以上のようにバス幅決定回路からの信号ＡＯＩ。

ＬＷＯＲＤ、ＤＳＩ、ＤＳＯによってメモリ２のＲＡＭ
ブロック＃０乃至＃３のいずれかの選択が行われる。

次にメモリ２の各ＲＡＭブロック＃０．＃１゜＃２．＃
３への書込み／読出しの制御はプロセッサ１の書込み／
続出し信号Ｒ／Ｗによって行われる。すなわち、プロセ
ッサ１からの書込み／続出し信号Ｒ／ＷはＣＰＵボード
２００側のパスバッファ３１に加わり、パスバッファ３
２からの出力はＲＡＭボード３００側のパスバッファ３
２に加わり、パスバッファ３２からの出力がメモリ２の
ＲＡＭブロック＃０．＃１．＃２．＃３にそれぞれ加わ
る。

次にデータバス切換え手段７について説明する。

ＣＰＵボード２００側でプロセッサ１のデータＤ３１〜
２４専用端子はデータバス３−４に接続され、データバ
ス３−４は双方向性のパスバッファ６０と６２とに接続
されている。プロセッサ１のデータＤ２３〜１６専用端
子はデータバス３−３に接続され、データバス３−３は
双方向性のパスバッファ６１と６３とに接続されている
。

プロセッサ１のデータＤ１５〜８専用端子はデータバス
３−２に接続され、データバス３−２は双方向性のパス
バッファ６４に接続されている。プロセッサｌのデータ
Ｄ７〜０専用端子はデータバス３−１に接続され、デー
タバス３−１は双方向性のパスバッファ６５に接続され
ている。第２図かられかるように、ＣＰＵボード２００
側の双方向性パスバッファ６０乃至６５は２つのブロッ
クに分けられている。パスバッファブロック１５はパス
バッファ６０とパスバッファ６１の２つのパスバッファ
からなりパスバッファブロック１３はパスバッファ６２
乃至６５の４つのパスバッファからなる。これらのパス
バッファブロック１３゜１５は素子３７．３８の出力状
態によっていずれか一方が選択され、バスバッファブロ
ック１５が選択されたときにはデータＤ３１〜２４およ
びＤ２３〜１６がＣＰＵボード２００側からＲＡＭボー
ド３００側に、あるいはＲＡＭボード３００側からＣＰ
Ｕボード２００側に送られるようになっている。バスバ
ッファブロック１３．１５の選択について詳しく説明す
る。素子３７．３８には素子２６からの信号すなわちロ
ングワード信号コ素子３７の出力はロングワード信号Ｌ
ＷＯＲＤがハイ状態のときにロー状態となるのに対し、
素子３８の出力はロングワード信号ＬＷＯＲＤがロー状
態で出力されるときにロー状態になる。素子３７の出力
はパスバッファブロック１５により詳しくはパスバッフ
ァ６０，６１の選択を制御するようにバスバ・ソファ６
０．６１に加えられており、これによってパスバッファ
ブロック１５の２つのパスバッファ６０．６１はロング
ワード（ｔ　号Ｌ　ＷＯＲＤが出力されないときに、す
なわちロングワード信号ＬＷＯＲＤがハイ状態のときに
選択されデータバス３−４．３−３上のデータＤ３１〜
２４、Ｄ２３〜１６だけが有効になる。これに対してパ
スバッファブロック１３の４つのパスバッファ６２乃至
６５はロングワード信号Ｌ　Ｗ　ＯＲＤが出力されると
き、すなわちロングワード信号ＬＷＯＲＤがロー状態の
ときに選択されデータバス３−４．３−３．３−２．３
−１上のデータＤ３１〜２４．Ｄ２３〜１６．Ｄ１５〜
８．Ｄ７〜０の全てが有効になる。

また、ＲＡＭボード３００上でメモリ２のＲＡＭブロッ
ク＃０のデータＤ３１〜２４専用端子はデータバス３−
８によって双方向性のパスバッファ６６．６８に接続さ
れ、メモリ２のＲＡＭブロック＃１のデータＤ２３〜１
６専用端子はデータバス３−７によって双方向性のパス
バッファ６７゜６９に接続され、メモリ２のＲＡＭブロ
ック＃２のデータＤ１５〜８専用端子はデータバス３−
６によって双方向性のパスバッファ７０に接続され、メ
モリ２のＲＡＭブロック＃３のデータＤ７〜０の専用端
子はデータバス３−５によって双方向性のパスバッファ
７１に接続されている。ＲＡＭボード３００Ｍの双方向
性のパスバッファ６６乃至７１もＣＰＵボード２００側
の双方向性パスバッファと同様に２つのブロックに分け
られている。

パスバッファブロック１６は２つのパスバッファ６６．
６７からなり、パスバッファブロック１４は４つのパス
バッファ６８，６９，７０．７１からなっている。これ
らのパスバッファブロック１４．１６は論理積素子４０
．４２の出力状態によっていずれか一方が選択されるよ
うになっている。パスバッファブロック１４．１６の選
択について詳しく説明する。論理積素子４０にはロング
ワード信号ＬＷＯＲＤとアドレス信号ＡＯＩと素子３９
からの信号が加わり論理積素子４２には素子４１からの
出力信号が加わる。素子３９にはパスバッファ３５．３
６からの信号、すなわちデー態のとき、すなわちデータ
セット信号ＤＳがロー状態のときにハイ状態となってい
る。素子４１にはロングワード信号ＬＷＯＲＤとアドレ
ス信号ＡＯＩとが加わり、ＡＯＩがハイ状態、あるいは
ロングワード信号ＬＷＯＲＤがロー状態のときに出力は
ハイ状態になる。従って、論理積素子４０の出力は、ロ
ングワード信号ＬＷｏＲＤが出力されず、アドレス信号
ＡＯＩがロー状態でかつデータセント信号ＤＳが出力さ
れたときにハイ状態となり、論理積素子４２の出力は、
ロングワード信号ＬＷＯＲＤがロー状態で出力されるか
あるいはアドレス信号ＡＯＩが出力されて、なおかつデ
ータセント信号ＤＳが出力されたときにハイ状態となる
。これにより、ＲＡＭボード３００側のパスバッファブ
ロック１４、すなわちパスバッファ６８乃至７１はロン
グワード信号ＬＷＯＲＤがロー状態で出力されないかあ
るいはアドレス信号ＡＯＩが出力されるときに選択され
る一方、パスバッファブロック１６、すなわちパスバッ
ファ６６．６７はロングワード信号ＬＷＯＲＤがハイ状
態、すなわち出力されずかつアドレス信号ＡＯＩが出力
されないときに選択されるようになっている。

ＣＰＵボード２００側のパスバッファ６０゜６１とＲＡ
Ｍボード３００例のパスバッファ６６゜６７とは、それ
ぞれデータバス３−１０．３−９を介して接続され、ま
たＣＰＵボード２００側のパスバッファ６２，６３，６
４．６５とＲＡＭボード３００側のパスバッファ６８，
６９．７０゜７１とは、それぞれデータバス３−１２゜
３−１１．３−１０．３−９により接続されている。

以上のことから、プロセッサ１がロングワード指定でか
つロングワード信号ＬＷＯＲＤがロー状態で出力される
ときに、全てのデータバス３−１乃至３−１２が有効と
なり、データＤ３１〜２４゜Ｄ２３〜１６．Ｄ１５〜８
．Ｄ７〜Ｏを上記データバスを介してプロセッサ１から
メモリ２の全てのＲＡＭブロック＃０乃至＃３に（書込
み時）あるいはメモリ２の全てのＲＡＭブロック＃０乃
至＃３からプロセッサ１に（読出し時）送ることができ
る。一方、ロングワード信号ＬＷＯＲＤが出力されない
とき、すなわちハイ状態のときには、アドレス信号ＡＯ
Ｉによって有効なデータバスが定まる。アドレス信号Ａ
ＯＩがハイのときはデータバス３−４．３−３．３−１
０．３−９゜３−６．３−５だけが有効となり、データ
Ｄ３１〜２４．Ｄ２３〜１６を上記データバスを介して
プロセッサｌとメモリ２のブロック＃２．＃３との間で
転送できる。アドレス信号ＡＯＩがローのときには、デ
ータバス３−４．３−３．３−１０゜３−９．３−８．
　３−７だけが有効となり、データＤ３１〜２４．２３
〜１６を上記データバスを介してプロセッサ１とメモリ
２のブロック＃ｏ。

＃ｌとの間で転送できる。

次にバス幅応答手段６について説明する。メモリ２のＲ
ＡＭブロック＃０乃至＃３のいずれかへの所定の書込み
／続出し動作が終了すると、ＲＡＭボード３００側から
プロセッサ１に対して動作終了を通知する。動作終了通
知はＲＡＭボード３００側の動作終了信号発生装置１８
がらＲＡＭボード３００側のバスバッファ５７を介して
ＣＰＵボード２００側に動作終了信号ＤＴＡＣＫを出力
することによって行われる。ＣＰＵボード２００側では
信号ＤＴＡＣＫをパスバッファ５８で受けて、これをバ
ス幅応答回路６に加える。バ端子に直接加える一方、信
号ＤＴＡＣＫを素子５９の一方の端子に加えている。素
子５９の他方の端子には素子２６の出力すなわちロング
ワード信号ＬＷＯＲＤが加わり、素子５９は、信号ＤＴ
ＡＣＫがロー状態で出力されかつロングワード信号ＬＷ
ＯＲＤがロー状態で出力されるときにのみロー状態とな
る信号ＤＳＡＣＫＯをプロセッサ１のＤＳＡＣＫＯ受取
り専用端子に加えている。

これによってバス幅応答回路６は、動作完了信号ＤＴＡ
ＣＫがＲＡＭボード３００側から入力するときに、バス
幅決定回路４の出力状態によってロングワード応答をあ
るいはワード応答を信号ＤＳＡＣＫＯ，ＤＳＡＣＫＩを
用いてプロセッサｌに通知する。すなわち、バス幅決定
回路４からロングワード信号ＬＷＯＲＤがロー状態で出
力されているならば第５図に示すように信号ＤＳＡＣＫ
１およびＤＳＡＣＫＯを共にロー状態として出力し、こ
の状態をロングワード応答とする。また、ＡＣＫＯがハ
イ状態のときにはワード応答をプロセッサＩに通知する
。信号ＤＳＡＣＫＩ、ＤＳＡＣＫＯがハイ状態のときに
は動作終了信号ＤＴＡＣＫがハイ状態のときであり、ま
たＲＡＭの動作が終了していないことを意味しＷＡｉＴ
応答をプロセッサ１に通知する。

信号ＤＳＡＣＫＯ，ＤＳＡＣＫＩがプロセッサｌに通知
されるとき、１回のバスサイクルが終了する。

Ｋの応答を待って、すなわちメモリ２の動作が実際に完
全に終了したときに発生する信号を待ってからプロセッ
サｌに通知されるが、変形例としてバスサイクル時間が
予めわかっているときにはＣＰＵボード２００側内で最
も効率の良い時間に終了信号を作ってプロセッサエに応
答しても良い。

これによってＲＡＭボード３００側からの応答を待たず
に処理できるのでプロセッサの処理能力を向上させるこ
とができる。

（２）動　作以上のような構成の本発明のデータ転送処理装置の動作
を第６図のフローチャートを用い°ζ説明する。

第６図（８１はブロモ・ノサｌのバスサイクル（Ａｓ）
を示しており、ロー状態のときにサイズ信号５ｉＺＥＩ
　　５ｉＺＥＯおよびアドレス信号ＡＯ。

ＡＩが有効である。第６図（ｂｌ、　ｆｃｌは、それぞ
れプロセッサ１から出力されるサイズ信号５ｉＺＥ１゜
５ｉＺＥＯの状態を示しており、これらによってプロセ
ッサ１のアクセスサイズが指定される。第６図（ｄＬ　
（８１は、それぞれプロセッサ１から出力されるアドレ
ス信号ＡＩ、ＡＯの状態を示しており、これらによって
アクセスした番地が指定される。

第６図（ｆ）は、バス幅決定手段４で作られかつ出力さ
れるロングワード信号ＬＷＯＲＤの状態を示し、サイズ
信号５ｉＺＥｌ、５ｉＺＥＯ，アドレス信号ＡＩ、ＡＯ
のいずれもがロー状態で出力されるときにロー状態で出
力される。第６図（ｇｌは、プロセッサ１から出力され
るデータセット信号ＤＳの状態を示し、信号ＤＳがロー
状態のときにデータバス上のデータは有効となる。第６
図（ｈｌ、　＋１１は、ＲＡＭボード３００側からプロ
セッサｌに通知さ；ｒｃａ　１＜　ＡＭＪＪＪ１′Ｙ：
！　ｒ　１ｇ；すＤＳＡＣＫＯ，ＤＳＡＣＫｌの状態を
示し、信号ＤＳＡＣＫＯ，ＤＳＡＣＫ１の両者がロー状
態のときにはロングワード応ＣＫＩがロー状態のときに
はワード応答が、信号ＤＳＡＣＫＯ，ＤＳＡＣＫＩの両
者がハイ状態のときには、メモリ２は動作を終了してお
らず、ＷＡｉＴ状態にある旨がプロセッサ１に通知され
る。

第６図（」）、（ｋｌ、　（１）、　（ｍ）は、それぞ
れ双方向性のバスバッファブロック１３．１５，１４．
１６の切換え状態を示しており、ロー状態のときにバス
バッファブロックが選択されていることを示している。

第６図（ｎ）はプロセッサ１のアクセスしたサイズを示
しており、第６図（ｎｌはアクセスされたＲＡＭブロッ
クを示している。

第６図において、第１回目のバスサイクル（ＡＳＩ）で
は、プロセッサ１からのサイズ信号５ｉＺＥ１，５ｉＺ
ＥＯはいずれもロー状態であるので、第６図（ｎｌに示
すようにプロセッサ１のアクセスしたサイズは４バイト
アクセスとなる。また、このときにアドレス信号Ａｔ、
ＡＯもともにロー状態であるので、バス幅決定回路４か
らのロングワード信号ＬＷＯＲＤはロー状態で出力され
、第６図（０）に示すようにＲＡＭブロック＃３．＃２
゜＃１．＃Ｏの全てがアクセスされ、データバス切換え
手段７において、データバスバッファブロック１３，１
４、すなわちＣＰＵボード２００側のデータバスバッフ
ァ６２，６３，６４．６５およびＲＡＭボード３００側
のデータバスバッファ６８．６９，７０．７１が選択さ
れこれらを有効とし、３２ピント幅のデータＤ３１〜２
４゜Ｄ２３〜１６．Ｄ１５〜８．Ｄ７〜Ｏがデータバス
３−４．３−３．３−２．３−１．３−１２゜３−１１
．３−１０．３−９．３−８．３−７゜３−６．３−５
を介してプロセッサ１からメモリ２へ（書込み時）、あ
るいはメモリ２からプロセッサ１へ（読出し時）転送さ
れる。メモリ２への書込み／続出し動作が終了すると、
ＲＡＭボード３００側の動作終了発生装置１８から動作
完了信号ＤＴＡＣＫを発生させ、この信号がＣＰＵボー
ド２００側のバス幅応答回路６に加わり、バス幅応答回
路６は第６図（ｈｌ、　（１１に示すタイミングでプロ
セッサ１に信号ＤＳＡＣＫＯ，ＤＳＡＣＫＩを通知する
。第１回口のバスサイクルではロングワード信号ＬＷＯ
ＲＤが出力されたので、信号ＤＳＡＣＫＯ，ＤＳＡＣＫ
Ｉをともにロー状態にしてプロセッサエにロングワード
応答をする。これら一連の動作によって第１回目のバス
サイクル（ＡＳＩ）は終了する。

第２回目のバスサイクル（Ａｓ２）では、プロセッサ１
からのサイズ信号５ｉＺＥ１，５ｉＺＥＯはいずれもロ
ー状態であるので、第６図（ｎ）に示すようにプロセッ
サ１のアクセスしたサイズは４バイトアクセスとなる。

しかし、このときにプロセッサ１からのアドレス信号Ａ
Ｏがハイ状態、Ａ１がロー状態であるので、４バイトの
データを１回のバスサイクルで転送することはできない
。

このためにバス幅決定回路４はロングワード信号ＬＷＯ
ＲＤを出力せず、第６図（０１に示すようにＲＡＭブロ
ック＃１だけをアクセスし、データバス切換え手段７は
データバスバッファブロック１５゜１６、すなわちｃｐ
ｕボード２００例のデータバスバッファ６０．６１およ
びＲＡＭボード３００側のデータバスバッファ６６．６
７を選択しくワード選択）、これらを有効とし、８ビッ
ト幅のデータＤ２３〜１６がデータバッファ３−３゜３
−９．３−７を介してプロセッサ１からメモリ２のＲＡ
Ｍブロック＃１へ（書込み時）、あるいはＲＡＭブロッ
ク＃１からプロセッサ１へ（読出し時）転送される。メ
モリ２のＲＡＭブロック＃１への書込み／続出し動作が
終了すると、バス幅応答回路６はプロセッサ１にワード
応答、すなをロー４ＪｅＭで出力する。これによって第
２回目のハスサイクルは終了するが、このへ′スサイク
ルでは４バイトアクセスしたデータのうち１バイトのデ
ータだけが転送されたので残りの３バイトのデータを以
後のバスサイクルで転送しなければならない。

第３回目のバスサイクル（ＡＳ３）では、プロセッサ１
からのサイズ信号５ｉＺＥ１，５ｉＺＥＯはいずれもハ
イ状態となり、第３図かられかるようにプロセッサのア
クセスしたサイズは３バイトアクセスとなる。この３バ
イトアクセスは第２回目のバスサイクルでアクセスされ
た４バイトデータのうち転送された１ハイドデータを除
く３バイトデータのアクセスを意味している。このとき
にプロセッサ１からのアドレス信号ＡＩがハイ状態、Ａ
Ｏがロー状態であるので、バス幅決定回路４は第６図（
０）に示すようにＲＡＭブロック＃２゜＃３をアクセス
し、データバス切換え手段７はデータバスバッファブロ
ック１５，１４．すなわちＣＰＵボード２００側のデー
タバスバッファ６０゜６１およびＲＡＭボード３００例
のデータバスバッファ６Ｂ、６９，７０．７１を選択し
てこれらを有効とし、２バイト　（ｌワード）幅のデー
タＤ３１〜２４．Ｄ２３〜１６がデータバス３−４゜３
−３．３−１０．３−９．３−６．３−５を介してプロ
セッサ１からメモリ２のＲＡＭブロック＃２．　＃３へ
（書込み時）、あるいはＲＡＭブロック＃２．＃３から
プロセッサ１へ（読出し時）転送される。ＲＡＭブロッ
ク＃２．＃３への書込み／続出し動作が終了すると、バ
ス幅応答回路６はプロセッサ１にワード応答、すなわち
信号ＤＳ出力する。これによって第３回目のバスサイク
ルは終了するが、この時点では第２回目のバスサイクル
で４バイトアクセスしたデータのうち３バイト（１バイ
トは第２回目のバスサイクル、２バイトは第３回目のバ
スサイクル）のデータが転送されたので残り１バイトの
データを次のバスサイクルで転送しなければならない。

第４回目のハスサイクル（ＡＳ４）では、プロセッサ１
からのサイズ信号、５ｉＺＥ１はロー状態、３ｉＺＥＯ
はハイ状態となり、第３図かられかるように、プロセッ
サ１のアクセスしたサイズは１バイトアクセスとなる。

このときにプロセッサｌからのアドレス信号Ａｌ、ＡＯ
が共にロー状態であるので、バス幅決定回路４は第６図
（０１に示すようにＲＡＭブロック＃０をアクセスし、
データバス切換え手段７はデータバスバッファブロック
１５，１６、すなわちＣＰＵボード２００側のデータバ
スバッファ６０．６１およびＲＡＭボード３００側のデ
ータバスバッファ６６．６７を選択してこれらを有効と
し、１バイト幅のデータＤ３１〜２４．データバス３−
４．３−１０゜３−８を介してプロセッサ１からメモリ
２のＲＡＭブロック＃０へ（書込み時）、あるいはＲＡ
Ｍブロック＃０からプロセッサ１へ（読出し時）転送す
る。バス幅応答回路６は、ＤＳＡＣＫＯをハイ状態、Ｄ
ＳＡＣＫ　１をロー状態で出力し、プロセッサ１にワー
ド応答を通知する。これによって第４回目のバスサイク
ル（ＡＳ４）は終了し、第２回目のバスサイクル（ＡＳ
２）で４バイトアクセスしたデータのうち４バイト分全
てのデータが転送されたことになる。このように第２回
目乃至第４回目までのバスサイクル（ＡＳ２）乃至（Ａ
Ｓ４）では、４バイトデータを３回のバスサイクルに分
けて転送している。

第５回目乃至第７回目のバスサイクル（ＡＳ５）乃至（
ＡＳ７）も第２回目乃至第４回目のパスサイクル（ＡＳ
２）乃至（ＡＳ４）と同様に、４バイトアクセスしたデ
ータを３回のバスサイクルに分けて転送している。また
、第８回目乃至第９回目のバスサイクル（Ａ３Ｂ）乃至
（ＡＳ９）では４バイトアクセスしたデータを２回のバ
スサイクルに分けて転送しており、第１０回目乃至第１
１回目のバスサイクル（ＡＳＩＯ）乃至（ＡＳＩＩ）で
は２バイトアクセスしたデータを２回のバスサイクルに
分けて転送している。

〔発明の効果〕

以上の説明で明らかなように、本発明によるとプロセッ
サによりアクセスされるＲＡＭへのアドレス範囲および
データ幅が所定の範囲を越えた場合に、１回のバスサイ
クルで全てのデータを転送するのではなく数回のバスサ
イクルでデータを転送するようバス幅を自動的に決定し
、各バスサイクルで所要のＲＡＭブロックを選択し、所
定のバス幅のデータバスに自動的に切換え、ＲＡＭの動
作終了時に処理したバス幅をプロセッサに通知すること
によって、プロセッサによるＲＡＭへのアクセスが簡便
かつ効率的になる。すなわち、プロセッサはＲＡＭをＲ
ＡＭの任意のアドレスから任意のデータ幅でバスエラー
を発生することなくアクセスすることができるので、コ
ンピュータシステムの設計者はＲＡＭの適切なアドレス
範囲を考慮する必要なくプログラムを組むことが可能と
なる。また、データ転送を数回のバスサイクルに分割す
ることによって各バスサイクルではハードウェア的に最
も効率の良いデータ幅でのデータの転送が可能となり、
プロセッサのデータ処理速度を著しく向上させることが
できる。

【図面の簡単な説明】

第１図は、本発明のデータ転送処理装置のブロック図、第２図は、本発明のデータ転送処理装置のシステム構成
図、第３図は、プロセッサからのデータ幅指定を説明するだ
めの図表、第４図は、バス幅決定回路の出力信号によるＲＡＭブロ
ック選択状態を説明するための図表、第５図は、バス幅
応答信号を説明する図表、第６図（ａｌ〜＋０１は、本
発明のデータ転送処理装置のタイムチャートである。１・・・プロセッサ、２・・・メモリ、３・・・データバス、４・・・バス幅決定手段、５・・・バス、６・・・応答手段、７・・・データバス切換え手段。

Claims

【特許請求の範囲】１）プロセッサと、該プロセッサによりバスを介してア
クセスされかつプロセッサとの間でデータバスを介して
データ転送の行われるメモリと、プロセッサのアクセス
した条件に基づいてデータのバス幅を決定するバス幅決
定手段と、プロセッサのアクセスした条件に基づいてプ
ロセッサとメモリとの間のデータバスを切り換えるデー
タバス切換え手段と、メモリの動作終了をプロセッサに
通知する応答手段とを具備することを特徴とするデータ
転送処理装置。２）前記プロセッサは３２ビットのプロセッサであり、
前記メモリは最大４バイト幅のＲＡＭであり、前記バス
は３２ビットプロセッサの標準バスであるＶＭＥバスで
あり、前記データバスは最大４バイト幅のものであるこ
とを特徴とする特許請求の範囲第１項記載のデータ転送
処理装置。３）前記メモリは１バイト幅の４つのＲＡＭブロックに
区分され、前記データバスは１バイト幅の４つのデータ
バスに分割され、前記バス幅決定手段は、その出力状態
によって４つのＲＡＭブロックのうち少なくとも１つを
選択し、前記データバス切換え手段および前記応答手段
を制御する信号を出力し、前記データバス切換え手段は
、バス幅決定手段の出力状態によって交互に切り換わる
２バイト幅のデータバスバッファブロックと４バイト幅
のデータバスバッファブロックとを備え、前記１バイト
幅の４つのデータバスは４バイト幅のデータバスバッフ
ァブロックに接続され、１バイト幅の４つのデータバス
のうち２つのデータバスは２バイト幅のデータバスバッ
ファにも接続されており、４バイト幅のデータバスバッ
ファブロックからの４つのデータバスはそれぞれ対応す
る４つのＲＡＭブロックに接続され、２バイト幅のデー
タバスバッファからの２つのデータバスはそれぞれ対応
する２つのＲＡＭブロックに接続され、前記応答手段は
、転送処理されたデータのバス幅をプロセッサに通知す
ることを特徴とする特許請求の範囲第１項または第２項
のいずれか１項に記載のデータ転送処理装置。４）前記応答手段は、メモリへのデータの書込みまたは
読出し動作終了後、メモリからの応答を待ってからプロ
セッサへ応答することを特徴とする特許請求の範囲第１
項乃至第３項のいずれか１項に記載のデータ転送処理装
置。５）前記応答手段は、プロセッサのバスサイクル時間が
予めわかっているときにメモリからの応答を受けずにプ
ロセッサに応答することを特徴とする特許請求の範囲第
１項乃至第３項のいずれか１項に記載のデータ転送処理
装置。