JPH0140366B2 - - Google Patents

Description

【発明の詳細な説明】 （発明の属する技術分野） 本発明は16ビツトのデータバスを有するマイク
ロプロセツサ（以下16ビツトMPUと略記する）
およびこれによつて制御される16ビツトおよび８
ビツトのメモリや入出力装置（Ｉ／Ｏ）を備えた
情報処理装置において、16ビツトMPUからのビ
ツトの相違するメモリや入出力装置へのアクセス
方法に関するものである。

（従来の技術） 従来は16ビツトMPUによつてデータビツト幅
が８ビツトのメモリやＩ／Ｏなどの周辺装置（以
下これらを８ビツト周辺と略記する）アクセスす
る場合は、第２図に示すように16ビツトMPU4が
備えている16ビツトのデータバスの下位８ビツト
データバスに８ビツトメモリ２４や８ビツト
Ｉ／Ｏを接続し、を通してのみアクセスしてい
た。このため16ビツトMPUに備わる16ビツトの
データバスを通して行なうアクセス命令（以下ワ
ード命令という）を使用することが不可能で、１
のみを通してアクセスする命令（以下バイト命令
という）を２回発行して１回のワード命令にに代
用していた。このため命令実行時間が長くなるこ
とおよびワードアクセス命令を使用している市販
のプログラムをそのまゝ使用することは不可能で
あつた。

また16ビツトMPUのプログラムを格納するた
めにメモリに要求される条件であるプログラムフ
エツチ動作をワード単位で行うことは、前記のよ
うに２回のバイトアクセス命令で代用することが
不可能であるため、データビツト幅が16ビツトで
あることが必要である。従つて８ビツトMPU用
のメモリをそのまゝ16ビツトMPUに使用するこ
とはできなかつた。なお図中のおよび２４，２
５については以下に説明する。

次に従来のアクセス動作を第３図のさらに詳細
な従来の構成例図によつて補足する。第３図中の
記号は第２図と共通であるが、は下位８ビツト
データバス、は上位８ビツトデータバス、３は
Read／Write（読出し／書込み、Ｒ／Ｗと略記）
信号線、４は16ビツトMPU、５はアドレスデコ
ード／コマンド制御部、６はアドレス情報線、２
４（第２図）は８ビツトメモリ、２５（第２図）
は８ビツトＩ／Ｏ、１３は８ビツト周辺、１２は
16ビツト周辺、２６は８ビツト周辺１３に対する
Ｒ／Ｗコマンド信号、２７は16ビツト周辺１２に
対するＲ／Ｗコマンド信号を表わしている。この
構成において16ビツトMPU4が16ビツト周辺１２
にアクセスする場合は、アドレス情報線６により
番地指定を行い、またコマンド線２７によりＲ／
Ｗの指定をして、下位および上位各８ビツトデー
タバス，の両者を通じて16ビツト単位でアク
セスする。つぎに８ビツト周辺13にアクセスする
場合は、上記同様にまず番地指定を行ないコマン
ド線２６によつてＲ／Ｗの指定をして下位８ビツ
トデータバスのみを通じてアクセスする。従つ
てプログラムは16ビツト周辺と８ビツト周辺の割
当てられている番地を常に認識していることが必
必要で、８ビツト周辺に対してはバイト命令のみ
を発行することが必要であつた。

（発明の具体的な目的） 本発明はワードアクセス命令を使用している市
販プロラムや８ビツトMPU用として作られた周
辺デバイス回路が16ビツトMPUに使用不能とな
る欠点を取除くために行つたもので、８ビツト周
辺デバイスに対して16ビツトMPUか見た場合に
16ビツトのデータ幅を備えた周辺デバイスとして
見えるようにしている。

（発明の構成） 第１図は本発明を実施した場合に、16ビツト
MPUによる16ビツトおよび８ビツトの周辺装置
へのアクセスを行う回路構成例図である。まず各
部の名称と機能から説明する。

とはデータバス線で、それぞれ16ビツト
MPUが備えている16ビツトのデータビツト端子
のうちの下位８ビツトと上位８ビツトに接続され
る。

３は16ビツトMPUが外部のメモリや周辺デバ
イスにアクセスするときに発生させるReadおよ
びWrite信号（Ｒ／Ｗ）の信号線。

４は16ビツトのデータビツト端子を備えている
MPU。

５はMPU4から送られてくるアドレス情報（通
常アドレス情報の上位数ビツトのみ）をデコード
し該当する16ビツトか８ビツトのメモリやＩ／Ｏ
に対してMPU４からのＲ／Ｗコマンド信号の伝
達を制御する制御部で、コマンド制御部と呼ぶ。

６はアドレス情報線でMPU４が外部のメモリ
や周辺デバイスにアクセスするときアクセスする
番地指定を行う。

７は双方向バツフアで、MPU４の下位８ビツ
トデータ端子と８ビツト周辺１３との間でデータ
送受を行う。

８は８ビツトラツチで８ビツト周辺１３から読
出したデータを保持しこれをMPU４の下位８ビ
ツトデータ端子に供給する。

９は双方向バツフアで、MPU４の上位８ビツ
トデータ端子と８ビツト周辺１３との間でデータ
送受を行う。

１０は８ビツトラツチでMPU４の上位８ビツ
トデータ端子から出力されるデータを保持し、こ
れを８ビツト周辺１３に供給する。

１１はアドレス制御部で、MPU４からアドレ
ス情報線６を通じて送られて来たアドレス情報
（ｎ番地）を2n番地および次の（2n＋１）番地の
連続する２つの番地に変換して８ビツト周辺１３
に与える機能をもつ。

１２，１３はメモリおよび周辺デバイスでそれ
ぞれ16ビツトと８ビツトのデータバスを備えてい
る。

１４はＲ／Ｗ信号線でコマンド制御部５が
MPU４からの３と６を解析した結果として１２
にアクセスするためのものである。

１５はMPU４が８ビツト周辺１３にアクセス
する時MPUの下位８ビツトデータ端子と１３と
の間に置かれた双方向バツフア７の出力制御と方
向制御を行うコマンド信号線。

１６はMPU４が１３に対して読出し動作を行
うとき読出したデータを８ビツトラツチ８にラツ
チさせるコマンド信号線。

１７はPMU４が８ビツト周辺１３にアクセス
する時MPUの上位８ビツトデータ端子と１３と
の間の双方向バツフア９の出力制御と方向制御を
行うコマンド信号線。

１８はMPU４が８ビツト周辺１３に対して書込
み動作を行うとき書込みデータを８ビツトラツチ
１０にラツチさせるコマンド信号線。

１９はＲ／Ｗ信号線でコマンド制御部５が
MPUから送られた３と６を解析した結果として
８ビツト周辺１３にアクセスするための信号を送
る。

２０はMPU４から６を通じてアドレス制御部
１１に送られたアドレス情報ｎを変換して２１に
出力するとき2nとするか（2n＋１）を出力する
かを決定させるアドレス信号線。

２１は８ビツト周辺１３をアドレツシング（ア
ドレス指定）するためのアドレス情報線である。

第１図において16ビツトMPU４からコマンド
線３によつてコマンド（指令）が発せられると、
Ｒ／Ｗ制御部５がこのコマンドを解析し、16ビツ
ト周辺１２に対するコマンドであればMPUから
のコマンドはコマンド線１４によつて、またアド
レス情報はアドレス線６によつてそのまゝ16ビツ
ト周辺１２に伝える。また８ビツト周辺１３に対
するコマンドであればコマンド線１９によつて１
３にアクセスすると同時に、アドレス制御部１１
によりMPUからのアドレス情報を変換してアド
レス線２１によつて８ビツト周辺１３に伝える。
さらにコマンド線１５，１６，１７，１８により
双方向バツフア７，９およびラツチ８，１０を制
御して、８ビツトバス２２と16ビツトバス，
を接続する。これらの動作は次に詳細に説明する
が、なお８ビツト周辺をも使用可能にするために
は図中の５，７〜１１の各部と信号線とバスが追
加必要となることがわかる。

（発明の作用） 16ビツトMPUによる周辺デバイスへのアクセ
スには、周辺デバイスから情報を引き取るRead
（読出し）動作と、周辺デバイスに情報を引き渡
すWrite（書込み）動作とがある。本発明による
両者の動作を次に説明する。

(1) Read動作（Ｒ動作と略記） ａ） 第１図においてMPU４よりRead動作が起
ると、Ｒ／Ｗ制御部５においてアドレス情報６
をデコードし、Ｒ動作が16ビツト周辺１２に対
するものであれば、信号線３によつて送られて
来た制御信号をそのまゝコマンド線１４を通じ
て16ビツト周辺１２に与え、同時に７〜１０の
双方向バフアおよびラツチを非動作状態にして
16ビツト周辺に対るアクセスを行なう。以上の
部分は16ビツトMPUによる16ビツト周辺１２
への通常のアクセス方法にすぎない。

ｂ） Ｒ／Ｗ制御部５においてアドレス情報線６
よりのアドレス情報ｎ（周辺装置をアクセスす
るときの番地指定のアドレス）をデコードした
結果、Ｒ動作が８ビツト周辺１３に対するもの
でありかつワードアクセスの場合には、そのこ
とをコマンド線２０によつてアドレス制御部１
１に通知し、同時に信号線２３を通じてMPU
４をWait状態にする。

ｃ） アドレス制御部１１はアドレス情報線６よ
りのアドレス情報ｎを２倍にした2nを８ビツ
ト周辺１３に対するアドレス情報としてアドレ
ス情報線２１に送出する。

ｄ） Ｒ／Ｗ制御部５はコマンド線１９によつて
８ビツト周辺１３にＲ信号を送り、１３中の
2n番地の情報を８ビツトデータバス２２上に
読出し、またコマンド線１６を制御して読出し
た情報をラツチ８にラツチし、同時にＲ信号の
出力を停止する。

ｅ） つぎにｃ）のステツプにおいてアドレス情
報線２１に出力されたアドレス情報に１を加算
した（2n＋１）番地を２１に送出する。

ｆ） 再びコマンド制御部５よりコマンド線１９
にＲ信号を送出して、８ビツト周辺１３の
（2n＋１）番地の情報を８ビツトデータバス２
２上に読出し、またコマンド線１７を通じて双
方向バツフア９を８ビツト周辺１３からMPU
の方向に向けバス２２上の情報をバス線上に
伝える。

ｇ） ｂ）からｆ）までの動作が終了した後コマ
ンド制御部５から信号線２３にて信号を送り、
MPU４のWait状態を解除する。そしてバス
上の情報すなわち８ビツト周辺１３の2n番地
の情報およびバス上の情報すなわち１３の
（2n＋１）番地の情報をMPUに取込ませ、16
ビツト単位の続取り（Ｒ）動作が終了する。な
おｂ）からｇ）の間７と１０は非動作状態に保
持する。

(2) Write動作（Ｗ動作と略記） ａ）〜ｃ）の動作はＲ動作のａ）〜ｃ）中のＲ
動作をＷ動作と書換えればよい。

ｄ） コマンド制御部５はコマンド線１５を通じ
て双方向バツフア７を制御してMPU４からバ
ス上に出力された８ビツト周辺１３に対する
書込み（Ｗ）情報を８ビツトデータバス２２上
に伝え、同時にMPUからバス上に出力され
たＷ情報をコマンド線１８を制御してラツチ１
０にラツチする。しかし１０にラツチするだけ
でラツチしたデータをバス２２上に出力はしな
い。この理由はバス上のデータを双方向バツ
フア７を通してバス２２上に出力している時で
も、８ビツトラツチ１０にラツチしたデータを
バス２２上に出力すると７と１０の両出力が衝
突するからである。また上記の２つのＷ情報の
相違は、MPUが８ビツト周辺１３にWord
Write（16ビツトデータの一括書込み）を行う
場合であるから、バス上に出力されたＷ情報
は16ビツト中の下位８ビツトであり、バス上
に出力されたＷ情報は上位８ビツトであるとい
うことである。

ｅ） 次に信号線１９にコマンド制御部５からＷ
信号を出力し、双方向バツフア７を通じて伝送
されたバス２２上の情報を８ビツト周辺１３の
2n番地に書込む。

ｆ） 上記2n番地への書込が終了したらＷ信号
の出力を停止し、双方向バツフア７を非動作状
態にし、アドレス情線２１上のアドレス情報に
１を加算して（2n＋１）番地を線２１上に出
力する。

ｇ） 次に８ビトラツチ１０にチしておいたデー
タをバス２２上に出力し、一旦出力停止したＷ
信号を８ビツト周辺１３に再度出力してバス２
２上の情報を１３の（2n＋１）番地に書込む。

ｈ） 以上の動作が終了したらMPU４に対する
Waitを解除して16ビツト単位のＷ動作を終了
させる。なおｂ）からｈ）までの動作中８ビツ
トラツ８と双方向バフア９は非動作状態にして
おく。

以上が本発明方法を実施した場合の16ビツト
MPUによる周辺デバイスに対するワードアクセ
ス方法の説明であるが、16ビツトMPU４はバト
単位で周辺デバイスにアクセスする命令も備えて
いるので、本発明においてもこの命令を使用する
ことができる。第１図の７と９を双方向バツフア
としたのはこのためである。MPU４から８ビツ
ト周辺１３に対してバイト単位でアクセスする命
令が発せられた時のＲ／Ｗ動作は次のようにな
る。

(3) Ｒ動作 ａ） MPU４の下位８ビツトデータ端子にデー
タをリード（導く）する場合は、バス２２上に
読出したデータをコマンド線１５を制御するこ
とにより双方向バツフア７を通じてバス上に
送る。

ｂ） MPU４の上位ビツトデータ端子にデータ
をリードする場合は、バス２２上に読出したデ
ータをコマンド線１７を制御することにより双
方向バツフア９を通じてバス上に送る。

(4) Ｗ動作 ａ） MPU４の下位８ビツトデータ端子に出力
されたデータを書込む場合は、バス上に出力
されたデータをコマンド線１５を制御して双方
向バツフア７を通じてバス２２上に送る。

ｂ） MPU４の上位８ビツトデータ端子に出力
されたデータを書込む場合は、バス上に出力
されたデータをコマンド線１７を制御して双方
向バツフア９を通じてバス２２上に送る。

（発明の効果） (1) 本発明をパーソナルコンピユータ，ワードプ
ロセツサなど16ツトCPU用の市販プログラム
が出まわつている分野の機器に適用（所要回路
を付設）すれば８ビツトのメモリＩ／Ｏ装置等
を使用していてもそのまゝ市販プロラムを利用
することができる。

(2) 16ビツトのメモリやＩ／Ｏ装置等のコストは
８ビツトのものに比較して高価である。高速ア
クセスが必要なものは第１図の16ビツトバス
とに接続し、低速アクセスでもよいものには
８ビツトバス２２に接続すれば安いコストで合
理的な装置が得られる。

このようにMPU応用製品は８ビツト系から16
ビツト系に移行する傾向にあるが、本発明の適用
によつて既に開発済の８ビツト系のメモリやＩ／
Ｏをそのまゝ16ビツト系のMPUによつつて使用
することができることは著しい効果である。

【図面の簡単な説明】

第１図は本発明を実施した16ビツトMPUによ
る８ビツトおよび16ビツトの周辺装置のアクセス
方法を示す回路構成例図、第２図および第３図は
従来のアクセスのための回路構成例図である。 …下位８ビツトデータバス、…上位８ビツ
トデータバス、３…Ｒ／Ｗ信号線、４…16ビツト
MPU、５…Ｒ／Ｗ制御部、６…アドレス情報線、
７…下位８ビツトデータ双方向バツフア、８…下
位８ビツトReadデータラツチ、９…上位８ビツ
トデータ双方向バツフア、１０…上位８ビツト
Writeデータラツチ、１１…アドレス制御部、１
２…16ビツト周辺装置、１３…８ビツト周辺装
置、１４〜２０…制御コマンド線、２１…アドレ
ス情報線、２２…８ビツトデータバス、２３…
Wait信号線。

Claims (1)

【特許請求の範囲】
1. １ 16ビツトマイクロプロセツサ（MPU）の備
   えるバイト命令およびワード命令が16ビツト周辺
   装置および８ビツト周辺装置のいずれにも使用で
   きるための手段として、16ビツトMPU上位８ビ
   ツトデータバスと下位８ビツトのデータバス、読
   出し／書込み信号線、アドレス情報線のほかに読
   出し／書込みコマンド制御部とその出力を伝送す
   る複数のコマンド線とMPUに対するウエイト
   （Wait）信号線、アドレス制御部とアドレス情報
   線、下位８ビツトデータおよび上位８ビツトデー
   タそれぞれの双方向バツフア、下位８ビツトの読
   取りデータラツチと上位８ビツトの書込データラ
   ツチ、８ビツトデータバスを具備した付加回路を
   設け、16ビツトMPUの指定する番地ｎを前記ア
   ドレス制御部にて８ビツト周辺装置2nおよび次
   の2n＋１番地に変換対応させること、前記MPU
   より発せられた命令が16ビツト周辺装置に対する
   ものか８ビツト周辺装置に対するものかを前記コ
   マンド制御部にてデコード認識して16ビツト周辺
   装置に対するものであればMPUよりの制御信号
   をそのまゝ16ビツト周辺装置に伝送し、８ビツト
   周辺装置に対するｎ番地のものであれば前記アド
   レス制御部より８ビツト周辺装置に対し2nと2n
   ＋１の連続する２つの番地をアクセスするように
   したことを特徴とする16ビツトマイクロプロセツ
   サによる８ビツトおよび16ビツトの各周辺装置へ
   のアクセス方法。