JPS63156234A - マイクロプロセツサの動作方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔（概要〕 複数バイトのデータバス幅を持つマイクロプロセッサと
ＲＡＭ、ＲＯＭ等のメモリからなる周辺回路において、
従来はマイクロプロセッサのデータバス幅と同じデータ
バス幅のメモリを備える必要があるが、このデータバス
幅の小さいメモリを使用することを可能として、周辺回
路のハードウェア量を削減した。

〔産業上の利用分野〕

本発明はマイクロプロセッサとその周辺回路に係り、特
にマイクロプロセッサのデータバス幅が拡大されても、
周辺回路を構成するハードウェア量の増加を防止するマ
イクロプロセッサの動作方式に関する。

情報処理装置の性能向上に伴い、これを制御するマイク
ロプロセッサは高性能化されるため、基本動作クロック
を高速とすると共に、データバス幅も８ビツトから１６
ビツト、更に３２ビツトへと拡げられている。

このデータバス幅の拡大に伴い、その周辺回路のハード
ウェア量も当然多くなりつつある。一方市場における情
報処理装置に対する経済化の要求は強（、設計者は高性
能化と経済化の相反する要求を満たす必要がある。

〔従来の技術〕

従来、複数バイト幅のデータバスを持つマイクロプロセ
ッサは、命令をアクセスするための基本単位として、そ
のデータバス幅を使用している。

このため、命令を保持している周辺回路、即ち、ＲＯＭ
やＲＡＭ等のメモリは、マイクロプロセッサのデータバ
ス幅と同じデータバス幅を持つ構成になっていなければ
ならなかった。

〔発明が解決しようとする問題点〕

上記の如く、従来はデータバス幅の大きなマイクロプロ
セッサを使用すると、それに伴いメモリのデータバス幅
も拡げなくてはならず、例えば初期設定シーケンス等の
性能が要求されないプログラムのためにも、メモリのデ
ータバス幅を拡げるために、メモリを構成するハードウ
ェア量が増大する。

即ち、電源投入時の初期設定を行うプログラムは、高速
である必要はないが、これらのプログラムを格納するＲ
ＯＭ等のメモリも、マイクロプロセッサのデータバス幅
と同じにするため、例えば３２ビツトのマイクロプロセ
ッサでは、８ビツトのＲＯＭを四個使用することとなり
、ハードウェア量が増大し、コストも上昇するという問
題がある。

〔問題点を解決するための手段〕

第１図は本発明の原理ブロック図である。

電源投入によりマイクロプロセッサ１はアドレスバス１
０を経て、ＲＯＭ３から初期設定用のプログラムを読出
すためのアドレスを送出する。デコーダ５はこのアドレ
スをデコードして、ＲＯＭ３とパターン送出手段４をイ
ネーブルとする。

パターン送出手段４は命令コードに無い１バイトのパタ
ーン、例えば（１１１１１１１１）をデータバス９の上
位側に送出する。ＲＯＭ３からはデータバス９の下位側
に１バイトの命令を送出する。

マイクロプロセッサ１の認識手段６はデータバス９から
入る前記パターンを検出すると、記憶手段８にＲＯＭ３
が送出した１バイトの命令を記憶させると共に、バスサ
イクル実行手段７に継続して次のバスサイクルを実行さ
せる。

即ち、アドレスバス１０にＲＯＭ３の次のアドレスを送
出させ、データバス９に１バイトの命令を送出させる。

この場合デコーダ５はＲＯＭ３のみイネーブルとする。

認識手段６は記憶手段８の先に記憶した１バイトの命令
の下位側に、この命令を記憶させる。

マイクロプロセッサ１のデータバス幅が３２ビツトで、
ＲＯＭ３が８ビツトの幅を持つものとすると、認識手段
６は上記動作を繰り返させ、記憶手段８に３２ビツトの
命令が格納されると、記憶手段８の内容をマイクロプロ
セ・ノサ１の命令実行部に送出させる。

マイクロプロセッサ１は初期設定が完了すると、アドレ
スバス１０にＲＡＭ２のアドレスを送出する。

デコーダ５はこのアドレスをデコードして、ＲＡＭ２を
イネーブルとする。従って、マイクロプロセッサ１とＲ
ＡＭ２の間では、データバス９を経てデータバス幅のビ
ット数でデータの送受が行われる。

〔作用〕

認識手段６はパターン送出手段４が送出するパターンに
より、ＲＯＭ３から１バイト毎に命令が送出されること
を認識し、マイクロプロセッサ１のデータバス幅から定
まるバスサイクルの回数だけ、バスサイクル実行手段７
にバスサイクルを実行させて、ＲＯＭ３が送出する命令
をマイクロプロセッサ１が必要とする一つの命令として
記憶手段８に記憶させることが可能なため、ＲＯＭ３を
構成するハードウェア量を節減することが出来る。

即ち、例えば３２ビツトのマイクロプロセッサ１に対し
、８ビツトのＲＯＭを一個使用し、４回のバスサイクル
で一つの命令を形成し得るため、性能を必要としない初
期設定時のために、３２ビツトのＲＯＭを用意する必要
が無い。

〔実施例〕

第２図は本発明の一実施例を示す回路のブロック図であ
る。

第２図は第１図のマイクロプロセッサ１の詳細ブロック
図である。パターン認識回路１４はバス制御部１６を経
てデータバス９から入る命令の上位バイトに、命令コー
ドに無い１バイトのパターンが存在しない時、バス制御
部１６に入力した命令はデータバス幅のものであると判
定し、この命令をマルチプレクサ１３を制御して命令実
行部１１に送出する。

該上位バイトに命令コードに無いパターンが存在した時
、パターン認識回路１４はレジスタ１２にデータバス９
の下位１バイトの命令を上位側に記憶させる。そして、
バスサイクル実行指示回路１５に次のバスサイクル実行
を指示する。

従って、バスサイクル実行指示回路１５はバス制４２１
１部Ｉ６に指示して、次のバスサイクルを実行させ、ア
ドレスバス１０に第１図に示すＲＯＭ３の次のアドレス
を送出させ、データバス９にＲＯＭ２から送出された１
バイトの命令をレジスタ１２に転送させる。

レジスタ１２はパターン認識回路１４の指示に基づき、
先に記憶した１バイトの命令の下位側に、この１バイト
の命令を記憶する。

パターン認識回路１４は前記の如く、予め定められたバ
スサイクル実行回数だけ、バスサイクル実行Ｉ旨示回路
１５を経てバス制御部１６にバスサイクルを実行させ、
レジスタ１２に１バイトの命令を上位側から順次記憶さ
せる。

ここで、パターン認識回路１４は予め定められたバスサ
イクル実行回数を完了すると、マルチプレクサ１３を制
御してレジスタ１２の内容を命令実行部１１に送出させ
る。

〔発明の効果〕

以上説明した如く、本発明はマイクロプロセッサの周辺
回路のハードウェア量を節減することが可能で、経済的
なマイクロプロセッサ周辺回路を提供出来る。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の一実施例を示す回路のブロック図であ
る。 図において、 １はマイクロプロセッサ、２はＲＡＭ。 ３はＲＯＭ。 ４はパターン送出手段、　　５はデコーダ、６は認識手
段、 ７はバスサイクル実行手段、 ８は記憶手段、　　　　　　９はデータバス、１０はア
ドレスバス、　　　１１は命令実行部、１２はレジスタ
、　　　　　　１３はマルチプレクサ、１４はパターン
認識回路、 １５はバスサイクル実行指示回路、 １６はバス制御部である。 本発明の原理ブロック図

Claims (1)

1. 【特許請求の範囲】 マイクロプロセッサ（１）とその周辺回路において、該
   マイクロプロセッサ（１）には、命令コードに無い予め
   定められたパターンを読取って認識する認識手段（６）
   と、該認識手段（６）の指示に基づき、一つの命令を構
   成する複数のバイトをデータバス（９）から入力した順
   に、バイト毎に順次記憶する記憶手段（８）と、該認識
   手段（６）の指示に基づき、バスサイクルを実行するバ
   スサイクル実行手段（７）とを設け、前記周辺回路には
   、前記命令コードに無い予め定めたパターンを送出する
   パターン送出手段（４）を設け、 初期設定時に前記マイクロプロセッサ（１）が送出する
   アドレスにより起動する該パターン送出手段（４）が送
   出するパターンに基づき、前記認識手段（６）が指示す
   る回数のバスサイクルを実行し、該マイクロプロセッサ
   （１）が使用するデータバス（９）幅の命令が前記記憶
   手段（８）に格納された時、一つの命令として動作する
   ことを特徴とするマイクロプロセッサの動作方式。