JPS6053899B2 - デ−タ処理システム - Google Patents

Description

【発明の詳細な説明】 本発明は、データ処理システムに関するものであり、特
に、共通ポール母線を含むサイクル・スチール／割込み
リクエスト・チャネル及び統合された共有演算論理機構
を有するデータ処理システムに関するものである。

現在、マイクロプロセッサと呼ばれるものは、一般に３
乃至４個の基本的な機能装置から成つている。

最初の３つは、増分、ブランチ及び連係（ｌｉｎｋ）の
ためのハードウェアを備えたＲＯＳ（ＲＡＭでもよい）
マイクロ命令アドレス・レジスタ、関連するレジスタ及
びデータ・バスを備えた中央演算論理ユニット （ＡＬ
Ｕ）、並びに主記憶装置をアドレス指定して、これとの
間でデータをやりとりするための装置（普通、Ｉ／０ユ
ニットとして扱われ、他のシステムＩ／０装置と結合さ
れる）である。より高度なマイクロプロセッサにおいて
は、ネストされた割込みの切替えを行なうたＩめのレジ
スタ及びデータ・バスのセクションが４番目の装置とし
て別に設けられる。これは、チャネルに相当するもので
ある。このチャネルは、多重モード又はバースト、モー
ドのサイクル・スチール制御（直接メモリ・アクセス又
はＤＭＡとも呼ばれる）を実行するように構成されても
よい。現用のマイクロプロセッサの構成方式は、上述の
諸機能とチップとの関係に関して、２つに分けることが
できる。最初の方式は、各々の機能をＡＬ．Ｕチップ、
制御チップ、アドレス・チップ、１／０チップ及びＲＯ
Ｓ／ＲＡＭチップ（アドレス制御回路が組込まれている
場合がある）のような別々のチップに受け持たせるもの
であり、２番目の方式は、複数の同一チップに処理機能
を分散させるもので、“゜ビット・スライス方式゛と呼
ばれており、一般に別のＩ／０制御チップを必要とする
。何れの方式も、チップを相互接続するための線をかな
り必要とするが、使用可能な■／０ピンの数が限られて
いるために、相互接続線の数も制限され、従つて、異な
つたチップに同じ論理機能を持たせることが必要になる
。

又、オフ・チップ駆動器及び受信器における遅延も問題
になる。もしデータ母線又はアドレス母線が両方向性で
あれば、各チップの駆動器と受信器との間において、；
すべてオフの状態が設定され次いですべてオンの状態が
設定されるまでは、どのような信号の転送も行なわれず
、従つて、更に遅延が生じることになる。又、各両方向
性母線は、Ｉ／０ピン及びオフ・チップ駆動器を必要と
するので、より大きなＳチップ●レイアウトが要求され
、更に、各チップにおける電力消費量も大きくなる。こ
れらの問題を解決するため、アドレス母線及びデータ母
線を１つの時分割゜“ユニバズにまとめ、更に制御及び
接続手順（Ｈａｎｄｓｈａｋｉｎｇ）の遅延も１つにま
とこめたようなアーキテクチヤが考えられる。従つて、
最適のコスト／パフォーマンスを得るためには、最小数
の駆動器及び受信器を備えて、例えば関のピン接続を有
する単一チップにパッケージされ得るようなマイクロプ
ロセッサ・アーキ５テクチャが必要になる。

現在のコンピュータ技術においては、ネストされた割込
みレベル及びサイクル●スチール優先レベルを各々８つ
まで処理するためのデータ・バス、レジスタ及びバッフ
ァを有するチャネルは、４極めて複雑であつて、一般に
、中央プロセッサ・チップとは別のチップに設けられる
。

その理由は、このようなチャネル機構は６００乃至７０
柵の論理ゲートを必要とするが、これは８ビットのマイ
クロプロセッサの論理ハードウェアに殆んど等しいから
である。従つて、本発明の目的は、上述のような問題を
解決するために、新規なＣＰＵ及びチャネル機構を有す
るデータ処理システムを提供するにある。

本発明に従うマイクロコンピュータの特徴を要約すると
次のようになる。（１）ＣＰＵは、データ処理、Ｉ／０
処理、レジスタ間のデータ転送、記憶装置及びレジスタ
間のデータ転送、シフト操作、バイト処理、並びにアド
レス・レジスタ変更のために時分割されるＡＬＵを有す
る。

（２）サイクル・スチール及び割込みを可能にするため
の共通ボール母線及び制御論理が設けられる。

（３）作業用オペランド・レジスタの複数のスタックが
設けられる。

各スタックは、実行割込みレベルによつて選択すること
ができ、この場合、割込みレベルに対応するページを選
択することにより絶対スタック・アドレス指定が行なわ
れる。（４）単方向性のループ母線に関連して、記憶装
置をアドレスするためのアドレス●レジスタが設けられ
る。

ＡＬＵは、実行サイクルの一部において、アドレス●レ
ジスタの内容を変更し、そして変更された内容はアドレ
ス・レジスタへ戻されると共に、記憶装置のアドレス指
定のために出力母線へロードされる。更に、出力母線へ
ロードされた記憶装置アドレスを、割込みから復帰ポイ
ンタとして記憶するためのローカル記憶レジスタ装置（
以下、ＬＳＲという）も設けられる。（５）ＬＳＲは、
サイクル・スチール（直接メモリ・アクセスＤＭＡ）操
作での使用のために、間接主記憶装置アドレスを記憶す
る。

この間接アドレスは、サイクル・スチールに関連するＩ
／０装置によつて禁止されない限り、ＡＬＵで自動的に
増分されて出力母線の方へ送られ、そして１／Ｏ装置か
ら入力母線へ供給されたデータを主記憶装置へ書込むた
めの一時ポインタとして使用されるか、又は主記憶装置
にあるデータを１／０装置へ送るために、主記憶装置を
アクセスして読出しデータを入力母線へロードし、次い
でＡＬＵを介して出力母線の方へ送るための一時ポイン
タとして使用される。（６）マイクロプロセッサが異な
つた計算装置をエミユレートするのに使用される場合に
、エミユレートされている命令の０Ｐコードを記憶する
ためのオペランド・レジスタが設けられる。

ＡＪ．Ｕは、エミユレートされている０Ｐコードと命令
アドレス・レジスタの内容とを加算する。この加算結果
は、実行可能記憶装置（マイクロプログラム記憶装置又
は制御記憶装置とも呼ばれる）にあるテーブルに対する
変位ポイントとして、出力母線へ送り出される。このテ
ーブルは、エミユレートされている０Ｐコードを実行す
るためのマイクロ命令ルーチン（実行可能記憶装置にあ
る）への即値ポインタを与える。（７）割込み及びサイ
クル・スチールをボールするための共通ボール母線、並
びに許可された割込みに対するリクエストに応答してマ
イクロ命令アドレス・ポインタを変更するための制御装
置が設けられる。新しい割込みがリクエストされると、
現命令アドレスは、アドレス●レジスタからＬＳＲ中の
現割込みレベルに関連するレジスタ・ロケーションへ転
送され、そして新割込みレベルに関連する命令アドレス
が、新割込みレベル・コードによつてアクセスされた田
Ｒロケーションからアドレス●レジスタへ転送される。
（８）共通ボール母線上のサイクル・スチール・リクエ
ストを検出するための手段が設けられる。

サイクル・スチールの優先順位は、共通ボール母線にお
いて割込みリクエストがクリアされた後に、この共通ボ
ール母線から得られ、そしてアドレス・レジスタへ間接
主記憶装置アドレスをロードするために、対応するＬＳ
Ｒレジスタをアドレスするのに用いられる。間接主記憶
装置アドレスは、Ｉ／０装置からのタイミング信号又は
アドレス情報を必要とすることなく、マイクロプロセッ
サの制御のもとにＩ／Ｏデータを記憶したり取出したり
するために増分され得る。以下、図面を参照しながら、
本発明の実施例について説明する。

第１Ａ図乃至第１Ｃ図は、本発明に従う計算システムの
アーキテクチヤを示したもので、このシステムは次の４
つの主要ハードウェアを含んでいる。

（１）ＡＬＵ２２、チャネル（入力母線１０、出力母線
２０、補助アドレス母線２１、共通ボール母線５３及び
制御線１５を含む）、複数のレジスタ、及び制御論理を
含むＣＰＵ９。

（２）ＬＳＲｌ４。

（３）主記憶装置１２。

（４）実行可能記憶装置又はマイクロプログラム記憶装
置とも呼ばれる読取専用記憶装置（ＲＯＳ）１６。

ＣＰＵ９は、例えば、モジュール■／０ピンの数が７０
よりも少ないパツケージヘマウントされる単一のＬＳＩ
チップに構成されてもよい。

このようなＣＰＵパッケージは、現在の技術で、ＲＯＳ
ｌ６のモジュール、ＬＳＲｌ４（例えば３２個のレジス
タを有している）のモジュール、支持駆動装置１８のた
めの２個のモジュール及び線５９に接続された発振器（
図示せず）と共に１枚のカード上にマウントすることが
できる。このカード上には、主記憶装置１２の一部もマ
ウントしてよいが、現在の回路技術からすれば、主記憶
装置１２は、殆んどの場合、別のカードにマウントされ
ることになろう。データ、命令及びＩ／０指令は、２つ
の単方向線即ち■／０共通人力母線１０及びＩ／０共通
出力母線２０によつてＣＰＵ９と他のユニットとの間を
転送される。

入力母線１０は、Ｉ／０装置（図示せず）から、母線１
１を介して主記憶１２から、母線１７を介してＲＯＳｌ
６から、及び母１線１３を介してＬＳＲｌ４から各々デ
ータを受取る。入力母線１０上のデータは、プログラム
・レジスタ３０及びＡＬＵ２２へ送られる。ここで重要
なことは、ＣＰＵ９は入力母線１０からデータ及び情報
を受取るだけで、入力母線１０へデータ門を送り出すた
めの駆動装置を備えていないということである。これに
対し、主記憶装置１２、？Ｒｌ４及びＲＯＳｌ６には、
入力母線１０へデータを供給するための駆動装置が備え
られており、更に主記憶装置１２には、ＬＳＲｌ４から
母線１３をフ介して入力母線１０へ供給されたデータ又
はＩ／０装置から入力母線１０へ供給されたデータを受
取るための装置も備えられている。１／０共通出力母線
２０は、出力バッファ・レジスタ２６の内容をＲＯＳｌ
６、主記憶装置１２、ＬＳＲｌ４及びＩ／０装置へ供給
する。

この共通出力母線２０は、ＲＯＳｌ６及び主記憶装置１
２に対してはアドレス母線として働くが、ＬＳＲｌ４及
びＩ／０装置に対してはデータ母線として働く。Ｉ／０
装置は、６本のローカル記憶コード出力（ＬＣＯ）線２
１によつてアドレスされる。これらの江℃線即ち補助ア
ドレス母線２１は、本実施例では、？Ｒｌ４を構成する
ローカル記憶レジスタを６個まで又はＩ／０装置を槃個
まで直接アドレスできるようになつている。前述のよう
に、入力母線１０は、Ｉ／Ｏ装置又は記憶装置からのデ
ータ又はマイクロ命令を転送する。入力母線１０及び出
力母線２０を介する転送における源及び行先は、複数の
制御線１５によつて選択される。制御線１５は、駆動装
置１８によつて駆動された後は、制御及びクロック線１
９として示されている。これらの制御線には、ＬＳＲ選
択線、ＲＯＳ選択線、主記憶装置選択線、上位バイト書
込み線、下位バイト書込み線などが含まれる。１／０装
置の選択は、線２１上の有効装置アドレース及び非活動
状態にあるＹＳＲ選択出力の組合わせによつて行なわれ
る。

出力母線２０を介するデータ転送の有効化のタイミング
は、先行のクロック１パルス（複数の線１５のうちの１
本）によつて決定される。ＬＣＯ及び選択コードの有効
性は、２サンプル・アウト信号により表示される。サン
プルイン信号は、入力母線１０を介するＣＰＵ９へのデ
ータ転送を有効化するためのサンプル・アウトへの応答
又はＩ／Ｏ装置からの指令応答である。これらの信号は
、Ｉ／０装置にＣＰＵクロン５クの進行を禁止させるホ
ールド・クロック・インと一緒になつて、非同期１／０
動作を可能にする。１／０インターフェース線１０，１
９，２０，２１及び５３の要約を次に示す。

３（１）入力母線１０：ＲＯＳｌ６から
のマイクロ命令、Ｉ／Ｏ装置及びＬＳＲｌ４からの入力
データ並びに主記憶装置１２の入出力データを転送する
ための１８ＸＫの線から成つている。（２）出力母線２
０：Ｉ／Ｏ装置及びＬＳＲｌ４ヘデ４ータを転送し、主
記憶装置１２及びＲＯＳｌ６へアドレスを供給するため
の１鉢の線から成つている。

（３）共通ボール母線５３：７本の多重サイクル・スチ
ール線又は７本の割込みレベル・リクエスト線から成つ
ている。

これについては、あとで詳しく説明する。１）ＬＣＯ線
２１：ＬＳＲｌ４のロケーションを？個までアドレスし
、サイクル●スチール●レベルを知らせ、又はＩ／Ｏ装
置を６緬までアドレスするための６本の線から成つてい
る。

あとで述べるＬＳＲ選択線が付勢されていると、ＬＣＯ
線２１によつて指定されるアドレス０乃至６３は、ＬＳ
Ｒｌ４のレジスタ●ロケーション０乃至６３を各々アド
レス指定する。レジスタ・ロケーション１６乃至２３は
割込みに使用され、レジスタ・ロケーション２４乃至３
１はサイクル・スチールに使用される。ＬＳＲ選択線が
付勢されていなければ、ＬＣＯ線２１によるアドレス１
乃至６３は、Ｉ／０装置１乃至６３を各々アドレス指定
する。この場合、アドレス０はチャネル機能のために予
約されている。Ｌ）制御及びクロック線１９：これには
、次のようなインターフェース線が含まれる。

（イ）ボール●サイクル・スチール出力線７７（１本）
一共通ボール母線５３の割込み優先順位をクリアするこ
とによつて割込みの代りにサイクル●スチールのボール
を共通ボール母線５３へリクエストし、そしてサイクル
・スチール優先順位をリクエストするのに用いられる。

（ロ）選択出力線（５本）−？Ｒ選択、主記憶装置選択
、ＲＯＳ選択、上位バイト書込み及び下位バイト書込み
の各線が含まれる。もし書込みが指定されなければ、読
取り動作が暗示される。（ハ）サンプル・アウト線（１
本）一指令又はＬＣＯ信号が有効であることを表示する
。

これは、あとで述べるように、クロック３及び４並びに
クロック９乃至１４の間に生じる。（ニ）クロック１又
は９出力線（１本）一出力母線２０へ供給された出力バ
ッファ・レジスタ２６の前の内容を有効化するタイミン
グを与える。（ホ）クロック６，７出力又はクロック１
４，１５出力線（倍サイクル命令用）一命令の終りを表
示するタイミングを与える。

発振器入力線５９：連続的な方形波クロック信号を供給
する。

（７）その他のインターフエースニサンプル●イン（図
示せす）は、選択された装置が入力母線１０へ供給した
データをサンプル・アウトに応答して有効化するか、又
は選択された装置が指定に応答するための１本の共通線
を含む。

サイクル・スチール入力線６８は、Ｉ／Ｏ装置によつて
使用される。Ｉ／０装置は、信号の立上り部分でサイク
ル・スチールのボールをリクエストし、立下り部分でそ
の優先順位が共通ボール母線５３上で有効であることを
表示する。割込み入力線７０は、１以上の装置が共通ボ
ール母線５３で保留状態になつている割込みを有してい
ることを表示する。その優先順位は、共通ボール母線５
３で表示されている。リセット入力（図示せず）は、シ
ステム・リセット及び電源オン・リセットを与える。上
位バイト記憶禁止は、主記憶装置１２へ下位バイトだけ
を書込むために、Ｉ／０装置から発生される。下位バイ
ト記憶禁止は、主記憶装置１２へ上位バイトだけを書込
むために、Ｉ／０装置から発生される。もしこれらの両
方が発生されると、主記憶装置１２の読取り動作が暗示
される。記憶データ選択は、主記憶装置１２から読出さ
れたデータを入力母線１０へ供給する。これが禁止され
ると、Ｉ／Ｏ装置は、ＬＳＲ（サイクル・スチール・ア
ドレス・レジスタ）への書込みのために、そのデータ（
主記憶装置のアドレスでもよい）を入力母線１０へ供給
することがてきる。１！ＳＲ書込み制御は、主記憶装置
１２にあるデータ・テーブルを連鎖するため、又はＬＳ
Ｒアドレスの増分を禁止するために、Ｉ／Ｏ装置から発
生される。

次に、ＣＰＵ９について説明する。

なお、図において引出し線の付いていない数字はビット
数を表わしている。ＣＰＵ９においては、入力母線１０
はＡＬＵ２２及びプログラム・レジスタ３０に接続され
ている。プログラム・レジスタ３０の出力は、線３３を
通つてＡＬＵ２２及び命令解読器，６２へ送られる。プ
ログラム・レジスタ３０に記憶された命令のアドレス部
（６ビット）は、線３１を通つてＬＳＲ制御出力（ＬＣ
Ｏ）レジスタ４０及び減分レジスタ３８にも送られる。
減分レジスタ３８の出力は、線３９を通つてプログラム
・レジスタ３０へ戻され、更に現条件コード・レジスタ
４８及び計数レジスタ５０へ送られる。計数レジスタ５
０の出力は、線５１を通つて減分レジスタ３８及びＬＣ
Ｏレジスタ４０へ送られる。現条件コード・レジスタ４
８の出力は、線４９を通つて保管条件コード・レジスタ
４２へ送られる。現条件コード・レジスタ４８及び計数
レジスタ５０の出力は、線４３を通つてＡＬＵ２２にも
送られる。ＣＰＵ９のデータ●フローは、１６ビットの
ＡＬＵ２２と２個のオペランド・レジスタ即ち線３５を
介して，ＡＬ．Ｕ２２の何れの側にもゲートされ得る累
算レジスタ３４及び線３７を介してＡＬＵ２２の何れの
側にもゲートされ得る累算拡張レジスタ３６とを含んで
いる。

合計レジスタ２４は、ＡＬ，Ｕ２２の出力バッファであ
つて、母線２３からロードされる。

プログラム・レジスタ３０は、解読器６２で解読されて
実行されるマイクロ命令を保持する。プログラムレジス
タ３０の内容も、線３３を通つてＡＬＵ２２へ送られる
。更に、アドレス変更及びブランチ連係操作のために、
マイクロ命令アドレス・レジスタ３２の内容が線２９を
介してＡＬ．Ｕ２２へゲートされる場合がある。計数レ
ジスタ５０は、シフトの計数及びＬＳＲｌ４の間接アド
レス指定に用いられる。計数レジスタ５０の内容は、あ
とで説明する種々の操作の遂行のために、線４３を介し
てＡＬＵ２２へゲートされ得る。出力バッファレジスタ
２６は、内部出力母線２８へ供給されるデータを保持す
る。この出力母線２８は、駆動装置１８で駆動された後
、Ｉ／Ｏ共通出力母線２０として扱われる。出力バッフ
ァ・レジスタ２６の内容は、あとで説明する特定の命令
により、ＬＳＲｌ４のロケーション０に保管され、必要
なときに入力母線１０を通つてＡＬＵ２２へ入力される
。合計レジスタ２４の出力（２バイト）は、命令解読器
６２の制御のもとに、母線２５を通つてマイクロ命令ア
ドレス◆レジスタ３２、累算レジスタ３４、拡張レジス
タ３６、エラーレジスタ４６（下位バイト）、割込みマ
スク・レジスタ４４（上位バイト）、計数レジスタ５０
（下位バイト）、現条件コード・レジスタ４８（上位バ
イト）及び出力バッファ●レジスタ２６へ選択的にロー
ドされる。割込みマスク・レジスタ４４の出力は、線４
５及び４３を通つてＡＬＵ２２へ送られ、更に線４５を
通つて割込みゲート（アンド・ゲート）５２へ送られる
。エラー・レジスタ４６の出力は、線４７及び４３を通
つてＡＬＵ２２へ送られる。合計レジスタ２４の出力の
下位４ビットは、線２７を通つて命令アドレス●レジス
タ３２の上位４ビット（ページ・レジスタ３２ａとして
用いられる）へゲートされる場合がある。共通ボール母
線５３上の多重化されたサイクルスチール・リクエスト
及び割込みリクエストは、割込みゲート５２及び優先順
位符号器５４へ送られる。

サイクル・スチールは割込みよりも優先順位が高い。割
込みゲート５２の出力は、線６９を通つて優先順位符号
器５４へ送られる。優先順位符号器５４の出力は、線５
５を通つて現割込みレベル・レジスタ５６、上位レベル
割込みテスト回路５８及びＬＣＯレジスタ４０へ送られ
る。テスト回路５８の出力線６３に信号が生じると、よ
り上位のレベルの割込みが強制される。現割込みレベル
・レジスタ５６の出力は、線５７を通つて上位レベル割
込みテスト回路５８及びＬＣＯレジスタ４０へ送られる
。単相発振器から線５９へ供給されたクロック信号は、
４相発生器６０へ送られる。

４相発生器６０の出力は、線６１を通つてクロック装置
６６及び補助クロック装置６４へ送られる。

これらの両クロック装置は、命令解読器６２と協働して
、ＣＰＵ９の動作、例えば種々のオペランド●レジスタ
への母線ゲート動作、種々の母線及びレジスタの時分割
などを制御する。次に第５図を参照して、本発明に従う
計算システムのサイクル●スチール／割込チャネルにつ
いて説明する畦割込み／サイクル・スチール・ボール線
５３０乃至５３６は、共通ボール母線５３を構成するも
ので、負論理に従つている。

割込みマスク・レジスタ４４は、出力線４５０乃至４５
６を有する。サイクル・スチール・ボール専用ラッチ７
５は、リセット出力線８０を有する。このラッチ７５の
リセット線８０への出力は、割込みゲート５２において
、割込みマスク●レジスタ４４のビット０に対応する線
４５０上の信号とアンドされ（アンド・ゲート９６）、
次いでその結果とボール母線５３のビット位置０を表わ
す線５３０上の信号とがノアされる（ノア・ゲート９７
）。ノア・ゲート９７の出力は、線５２０へ供給される
。同様に、線４５１乃至４５６へ各々出力された割込み
マスク・レジスタ４４のビット１乃至６も、サイクル●
スチール●ボール専用ラッチ７５のリセット線８０上の
信号とアンドされ、次いでその結果とボール母線５３の
ビット位置１乃至６に各々対応する線５３１乃至５３６
上の信号とがノアされて、線５２１乃至５２６へ結果の
出力が各々供給される。線５２０はノア回路８６，９４
及び９５に、線５２１はノア回路８６，９０及び９５に
、線５２２はノア回路８６及びアンド回路９１に、線５
２３はノア回路８６及び９０に、線５２４はアンド回路
８７及び９２に、線５２５はアンド回路８８及びノア回
路９０に、そして線５２６はアンド回路９３に各々接続
されている。ノア回路８６の出力は、優先順位符号器５
４の最上位ビット出力線５４４を通つてアンド回路８７
，８８及び９２、現割込みコード回路５６の重み４のラ
ッチ、テスト回路５８並びにアンド●ゲート８２へ送ら
れる。ノア回路９５の出力は、中位ビット出力線５４２
を通つてアンド回路９１、現割込みコード回路５６の重
み２のラッチ、比較テスト回路５８及びアンド・ゲート
８２へ送られる。ノア回路９０の出力は、アンド回路９
３へ送られる。ノア回路９５においては、アンド回路８
７及び８８の出力と線５２０及び５２１上の信号とがノ
アされる。ノア回路９４においては、アンド回路９１乃
至９３の出力と線５２０上の信号とがノアされ、その出
力は、最下位ビット出力線５４１を通つて現割込みコー
ド回路５６の重み１のラッチ、比較テスト回路５８及び
アンド・ゲート８２へ送られる。上述の回路構成から明
らかなように、優先順位符号器５４は、所与のレベルを
対応する３ビットのコードへ符号化するものである。サ
イクル●スチール●リクエストのビット位置７を兼ねる
負論理の共通サイクル・スチール・リク千スト線６８上
の信号は、反転器Ｎで反転された後、サイクル・スチー
ル・ボール専用ラッチ７５へ送られて、これをセットす
る。ラッチ７５のセット出力は、線７７を通つてサイク
ル・スチール応答ラッチ７６へ送られ、これをセットす
る。線８０へ供給されるラッチ７５のリセット出力は、
割込みゲート５２の各アンド回路を禁止し、更に割込み
レベル切替ラッチ８４をデゲートする。割込みレベル切
替ラッチ８４から線７９へ供給される出力は、正論理の
新割込みレベル・ロード線７２の制御及び正論理の現割
込みレベル設定線７３のセットに用いられる。負論理の
共通サイクル●スチール・リクエスト線６８は、サイク
ル・スチール応答ラッチ７６にも接続されている。サイ
クル・スチール応答ラッチ７６のセット出力は、線５５
へ供給される。この出力は、アンド回路８９において、
線８５上の正論理のクロック・パルスとアンドされ、そ
の結果は、線７８を通つてアンド・ゲート８２並びにＬ
ＣＯレジスタ４０の上位入力ビット線８３４及び８３５
へ送られる。上位入力ビット線８３４及び８３５には、
アンド●ゲート８２の出力によつて所定のコードが強制
される。負論理の共通割込みリクエスト線７０上の信号
は、サイクル●スチール応答ラッチ７６へ送られ、更に
反転器Ｎで反転された後、割込みレベル切替ラッチ８４
へ送られる。

正論理の割込み可能線７１は、割込みレベル切替ラッチ
８４に接続される。正論理線３１０乃至３１４は、第１
Ｂ図に線３１として示されているプログラム・レジスタ
３０のアドレス部の下位のビット位置を表わす。

線３１０乃至３１４上の信号は、アンド・ゲート８３で
正論理のマイクロ命令設定線７４上の信号と個々にアン
ドされた後、線８３１乃至８３５を通つてＬＣＯレジス
タ４０へ送られる。アンド・ゲート８２の出力は、ＬＣ
Ｏレジスタ４０の入力側において、下位ビット位置の線
８３１乃至８３３とドット・オアされる。

アンド・ゲート８１の３本の入力線も、線８３１乃至８
３３と各々ドット・オアされる。アンド●ゲート８１に
おいては、線５６１，５６２及び５６４へ供給される現
割込みコード・レジスタ５６の出力と、現割込みレベル
設定線７３上の信号とが個々にアンドされる。現割込み
コード・レジスタ５６の出力は、比較テスト回路５８に
も送られる。現割込みコード●レジスタ５６の内容をＬ
ＣＯレジスタ４０の下位の入力線へゲートする現割込み
レベル設定線７３上の信号は、線７８上の信号と同じよ
うにして、上位入力線８３４及び８３５へ所定のコード
を強制する。ただし、このコードは、線７８上の信号に
よる強制コードとは異なつており、従つて、ＬＣＯレジ
スタ４０の出力線４１には、ＬＳＲｌ４の異なつたレジ
スタ●ロケーションを指定するアドレスが供給される。
前述のように、サイクル・スチールの優先順位は割込み
よりも高いので、共通サイクル・スチール・リクエスト
線６８上に信号が生じると、サイクル●スチール・ボー
ル専用ラッチ７５がセットされて、通常は連続的に処理
される割込みポーリングが直ちにキャンセルされ、そし
てすべての１／０装置に対し、それらのサイクル・スチ
ール優先順位をボール母線５３の線５３０乃至５３６へ
供給すると共に割込みリクエストを撤回するよう、リク
エストが出される。

共通割込みリクエスト線７０上の信号の減勢は、すべて
のＩ／０装置がそれらの割込み優先順位ビットをボール
母線５３から取り除いたことをＣＰＵ９に知らせる。共
通サイクル・スチール・リクエスト線６８が減勢されて
、サイクル・スチール・ボール専用ラッチ７５がリセッ
トされると、優先順位符号器５４の出力線５４１，５４
２及び５４４上の信号は、アンドゲート８２並びに下位
入力線８３１乃至８３３を通つてＬＣＯアドレス・レジ
スタ４０へロードされ、これと同時に、線７８上のサイ
クル・スチール修飾ビットは、上位入力線８３４及び８
３５を通つてＬＣＯレジスタ４０へロードされる。この
時、サイクル・スチール応答ラッチ７６がセットされて
いるので、サイクル・スチール応答（線５５）がＩ／０
装置に知らされる。ＬＣＯレジスタ４０の出力線４１へ
供給されたｌアドレスによつて指定されるＬＳＲｌ４中
のサイクル・スチール・レジスタは、間接主記憶装置ア
ドレスを母線１３へ供給する。

この間接アドレスは、Ｉ／０データの取出し又は記憶す
るために、ＡＬＵ２２で増分される場合がある。最も優
先順ｉ位の低いサイクル●スチール●レベルは、優先順
位ビットを必要とせす、その強制された装置アドレス部
分は、すべての２進装置アドレスを許可するために、０
にされる。サイクル●スチール操作の初期においては、
サイクル・スチール・ポールフ専用ラッチ７５がリセッ
トされて、連続的な割込みポーリング又はマイクロ命令
の順次実行が再開される。サイクル●スチール・ボール
専用ラッチ７５は、Ｉ／Ｏ装置が共通サイクル・スチー
ル・リクエスト線６８を再びセットし得るように、まず
リセットされねばならないだけであるから、順次パース
ト●モード●サイクル●スチールが要求される場合には
、ラッチ７５は再びセットされることになる。割込みマ
スク・レジスタ４４は、サイクル・スチール●ボール専
用ラッチ７５がセットされている時は常にデゲートされ
る。Ｉ／Ｏ装置の非同期的なサイクル●スチール●リク
エストは、マイクロプロセッサ・クロックのゲート動作
により、又は優先順位回路を安定化させるように共通ボ
ール母線５３をラッチすることにより制御され得る。次
に、本発明に従う計算システムの種々の構成装置につい
て更に詳しく詳明する。

１／Ｏ単方向母線 本発明に従つて、単方向性の外部入力母線及び外部出力
母線を、ＡＬＵ２２を中心とする内部閉ループを構成す
るように接続すると、余分のバッファ・レジスタを用い
ることなく、最小数の制御論理ハードウェアでＡＬＵ及
びデータ・バスを共用することによつて、内部処理、外
部１／Ｏデータ変更、並びにより精妙な多重レベル割込
み及びサイクル・スチールを処理するための割込みレベ
ルの切替え及びサイクル●スチール●アドレスの増分を
行なうことができる。

これは、ＣＰＵチップ９の入力用及び出力用に単方向母
線を用いることによつて達成される。

データ及びアドレスは、同じ出力母線２０へ供給される
。Ｉ／０共通人力母線１０は、ＣＰＵチップ９への唯一
のデータ入力母線である。この入力母線１０には、主記
憶装置１２、ＬＳＲｌ４及び一ＲＯＳｌ６が接続されて
いる。上述のように、入力母線１０は、ＣＰＵ９へ向か
う単方向性の母線であるが、主記憶装置１２は、出力母
線２０に主記憶装置アドレスが保持されているときに、
入力母線１０を用いてデータの読取り又は書込みを行．
なう。入力母線１０は、ＡＬＵ２２の一方の入力に接続
された外部入力線としても働く。

ＡＬＵ２２の出力は、合計レジスタ２４に一時記憶され
る。合計レジスタ２４は、ＣＰＵチップ９の内部のすベ
ーてのレジスタにつながつている１つの共通出力母線２
５を有している。この母線２５は、出力をＣＰＵチップ
９の外部へ供給するための出力バッファ・レジスタ２６
を介して母線２８に接続され、母線２８は、駆動装置１
８を出るとＩ／０共通出力母線２０になる。本実施例で
は、Ｉ／０共通出力母線２０は２バイトの母線であつて
、ＬＳＲｌ４及び図示していない多数のＩ／０装置へデ
ータを供給する。出力母線２０はまた、主記憶装置１２
及びＲＯＳｌ６（実行すべき命令が記憶される書込み可
能な制御記憶装置でもよい）のための時分割アドレス母
線としても働く。かくして、本発明に従うデータ処理シ
ステムにおいては、データ及び命令を供給する入力母線
１０並びにデータ及びアドレスを供給する出力母線２０
から成るループ構造の単方向母線アーキテクチヤが使用
される。ＣＰＵチップ９から主記憶装置１２へ直接デー
タを供給するためのデータ・バスはないが、この問題は
、ＬＳＲｌ４中の選択されたレジスタ・ロケーションへ
ＣＰＵ９からの結果をロードするようにすると共に、主
記憶装置１２と１−ＳＲｌ４との間においては、単方向
性の入力母線１０を反対方向のデータ転送にも使用する
（第１Ａ図に二重破線で示されている）ことによつて解
決される。

かくして、内部データ変更マイクロ命令が出される度に
、余分の命令又は時間を必要とすることなく、出力母線
２０上の結果データをｕ玉１４の選択されたローカル記
憶レジスタへ任意にセットし得るようにすることにより
、ＣＰＵチップ９へ向かう入力母線１０の単方向性が維
持される。このような構成をとると、両母線即ち入力母
線１０及び出力母線２０におけるバイブライン操作及び
同時操作が可能になり、前のマイクロ命令が入力母線１
０上のデータを用いて実行されている間に、出力バッフ
ァ・レジスタ２６は次のマイクロ命令をＲＣＳｌ６から
取り出すためのアドレスを保持することができる。また
、出力バッファ・レジスタ２６は主記憶装置１２を直接
アクセスするのにも用いられ、そして主記憶装置１２及
びＲＯＳｌ６に対するこれら２つのアドレス・モードの
間に、ビット幅の狭いデータ・ウインドが、別に設けら
れた６ビットのミニ・アドレス母線２１によつてアドレ
ス指定されたローカル記憶レジスタ又は１／０装置へデ
ータを転送する。このデータ●ウインドは、各サイクル
●スチール応答の報告及び割込みレベルの切替えも行な
う。困個のローカル記憶レジスタのうちの１つを出力母
線イメージ・レジスタとしてとつておくことにより、Ｃ
ＰＵチップ９の内部におけるデータ・フローを、共通の
ＡＬ．Ｕを中心として構成することができる。この場合
、合計レジスタ２４は、出力レジスタ２６を介して他の
すべての内部データを供給したり、レジスタ及び外部の
装置をアドレス指定したりする。このようにして、外部
のどのようなＩ／Ｏ装置も、ＡＬ，Ｕ２２を内部処理の
ための諸装置と共用することができる。単方向性の外部
ループ母線を利用すると、割込みレベルの切替え並びに
共通のＡＬＵ及びデータバスを介して記憶装置アドレス
を自動的に増分して行なわれる直接メモリ・チャネル・
アクセス（サイクル・スチール）について、ＣＰＵチッ
プの内部トランスペアレンシーが達成される。

ループ母線アーキテクチヤは、命令実行のオーバーラッ
プ及びバイブライン処理を可能にする。

これの例を幾つかに次に挙げておく。第１の例では、Ｒ
ＯＳ命令が入力母線１０上にあるとき（普通は、各マイ
クロ命令サイクルの始め及び終り）には常にバイブライ
ン処理が行なわれ、このときＩ／０共通出力母線２０は
、Ｉ／０装置へデータを送り始める。

第２の例では、データがＩ／０装置又はＬＳＲｌ４から
入力母線１０へ送られて、ＡＬ，Ｕ２２を用いて内部処
理されているときに、オーバーラップ操作が行なわれる
。このとき、出力母線２０上にはＲＯＳアドレスがあり
、従つて次の命令がアクセスされている。第３の例では
、前の命令実行の結果をＬＳＲｌ４へ記憶すると共に、
新しい命令の実行を開始するときに、オーバーラップ操
作が行なわれる。

ＬＳＲｌ４は、新しい命令サイクルのクロック１の間に
ロードされ、一方、新しい命令の実行はクロック０で開
始される。ＬＣＯレジスタ４０の６本の出力線４１は、
どのような型の命令が実行されているかに応じて、ＬＳ
Ｒｌ４の６４個の半ワード・ロケーション又はＩ／Ｏ装
置をＢ個までアドレス指定するのに用いられる補助アド
レス母線２１を構成する。この補助アドレス母線２１及
びループ構造の入出力母線１０，２０を組合わせて用い
ると、１サイクル中に複数の操作を遂行することができ
る。Ｉ／０装置は、１つの命令の実行中において、補助
アドレス母線２１を介してアドレス指定されている間に
、入力母線１０へデータを供給したり、ＡＬ．Ｕ２２で
処理されたデータを受取つたり、出力母線２０上の算術
的に又は論理的に変更されたデータを参照したりするこ
とができる。これは、ＡＬ，Ｕ操作を伴わない簡単なＩ
／Ｏデータ転送を行なうのにも３個の命令を必要とする
従来のチャネルに比べて、優れた点である。従来のチャ
ネルによるＩ／０データ転送においては、まず処理装置
から共通１／０母線へアドレスが送られ、続いてＩ／０
装置は、そのアドレスを認識したことを知らせるために
、応答確認式のインターフェースを介して処理装置に応
答する。処理装置がコマンドを送り出すためには、別の
命令が必要である。Ｉ／０装置は、処理装置からのコマ
ンド・アウトにも応答する。これが終ると、処理装置は
、何れの方向にデータを転送すべきかに応じて、３番目
の命令即ち読出し命令又は書込み命令を実行する。１／
０共通出力母線２０は、実行されるべきすべての命令に
ついてオーバーラップ操作が行なわれ得るように、多重
化される。

ここで、゜゜オーバーラップ゛とは、処理装置が現命令
を内部で処理している間に、次の命令が命令記憶装置即
ちＲＯＳｌ６からアクセスされることを意味する。これ
は、共通母線を介して、例えばクロック０乃至７（８ク
ロック）から成る命令サイクルのうちの５クロックてＲ
ＯＳｌ６をアドレス指定し、そして残りの３クロックて
？Ｒｌ４又はＩ／０装置へデータを送るようにすること
によつて行なわれｌる。主記憶装置１２ 主記憶装置１２は、マイクロコンピュータ及び１／０装
置の両方からのデータを記憶するための、アドレス指定
変更が可能なメモリである。

デｊ−タは、読出しモード及び書込みモードの両方にお
いて、母線１１を介して、主記憶装置１２と１／０共通
人力母線１０との間を転送される。主記憶装置１２のた
めのクロック及び制御信号は線１９から与えられ、アド
レスはＩ／Ｏ共通出力母線２０から与えられる。主記憶
装置１２がアクセスされるときは、命令を倍サイクル命
令にするために、常に余分のサイクルが付加される。

あとで説明するように、その第１サイクルにおいては、
ＬＳＲｌ４又は拡張レジスタ３６から得られる主記憶装
置アドレス・ポインタの増分、減分その他のアドレス変
更が行なわれる。（たとえ連続式ポインタが用いられて
いなくても、アドレス指定のための自動増減分システム
は、連続式ポインタと同程度の機能を有するので、これ
により連続式操作が可能になる。）主記憶装置１２の読
出し又は書込みは、主記憶装置アドレス・ポインタが更
新されて、新しい有効アドレスが得られた後に、第２サ
イクルで実行される。このアドレスは、第２サイクル（
主記憶装置メモリ●サイクル）の間、出力バッファ●レ
ジスタ２６に保持されており、８クロックで主記憶装置
１２をアドレス指定する。主記憶装置１２は、次のよう
にして、バイブライン方式て動作する。

主記憶装置１２のフエツチ（取出し）操作の間に、デー
タが主記憶装置１２から入力母線１０へ送られ、そして
ＣＰＵ９の１つの内部レジスタヘロードされる。このデ
ータは、フエツチ操作の終り（クロック０）において、
次の命令サイクルが開始されようとしているときに、Ａ
ＬＵ２２を通つて合計レジスタ２４の方へゲートされ、
次いで出力バッファ・レジスタ２６へ転送される。出力
バッファ・レジスタ２６にデータがセットされると、現
主記憶装置アドレスが破壊される。ＲＯＳｌ６ ＲＯＳｌ６（実行可能な制御記憶装置と呼はれることも
ある）は、マイクロコンピュータの制御プログラムを構
成する実行可能な命令を記憶している。

これらの命令は、入力母線１０へ読出され．た後、プロ
グラム・レジスタ３０に一時記憶され、続いて命令解読
器６２で解読される。命令解読器６２は、タイミング回
路と協働して、種々の命令を実行するために、ゲート、
レジスタ及び操作回路を制御する。ＲＯＳｌ６もバイブ
ライン方式で動作する。

通常は各マイクロ命令サイクルの開始時にあたるクロッ
ク０において、入力母線１０からプログラムレジスタ３
０へ命令がセットされる。これと同時に、出力バッファ
●レジスタ２６にデータがセツートされる。かくして、
出力母線２０上のアドレスによつてアドレス指定された
ＲＯＳｌ６から入力母線１０へ供給されたデータの受取
りと、出力母線２０上のアドレスの破壊とが同時に行な
われる。駆動回路及び論理回路を含む回路網中の固有の
遅延のため、これらの操作が同時に遂行されるようなバ
イブライン処理が行なわれることになる。Ｌ！５Ｒ１４ ＬＳＲ１４は、アドレス指定及び変更が可能な複数のレ
ジスタ・ロケーションを含んでいる。

データは、線２１と介してアドレス指定されたときに、
出力母線２０からＬＳＲｌ４へ書込まれたり、Ｊ入力母
線１０へ読出されたりする。入力母線１０へ読出された
データは、主記憶装置１２又はＣＰＵ９へ送られる。Ｌ
ＳＲｌ４のロケーション０は、あとて説明する条件のも
とで、出力バッファ・レジスタ２６のデータ保管するた
めにとつて・おかれる。７１１ｄ．Ｕ２２ ＡＬＵ２２は、データ処理、マイクロ命令アドレスの増
分、変位ブランチ、サブルーチン連結、主記憶装置のア
ドレス指定、アドレス変更、デー”夕のフエツチ又は記
憶、割込み処理、及びサイクル・スチール操作を実行す
るために、時分割方式で共用される。

ＡＬＵ２２でオーバーフローが起こつたときには、線６
５へオーバーフロー信号が出力される。線６７には、桁
上げ又は借りが供給される。ＡＬＵ２２の時分割使用は
、アドレス・レジスタ３２及びＡＬＵデータ・フローを
統合すると共に、ＬＳＲｌ４を用いることによつて可能
になる。

アドレス・レジスタ３２（非増分型の簡単な極性保持レ
ジスタ）は、ＲＯＳ命令アドレスを増分又は変更するた
めに、半サイクルおきにＡＪ，Ｕ２２を時分割する。正
方向変位又は負方向変位のブランチ及び連結は、ＡＬＵ
２２へ至る単一データ・バスにより簡単にされる。ＡＬ
Ｕ２２からの出力は出力母線２０の方へ送られるので、
マイクロ・アドレスは、割込み復帰ポインタとしてＬＳ
Ｒｌ４に記憶される場合がある。同時に、■蛋１４から
入力母線１０へ読出されたデータは、ＡＬ，Ｕ２２を通
つてアドレス・レジスタ３２へゲートされるので、新し
い割込みルーチン・ポインタのロード又は前に割込まれ
たルーチン・ポインタの復帰が可能であり、従つて、基
本ＡＬＵデータ・フローの中に、拡張可能な優先割込み
構造を含ませることができる。ＬＳＲｌ４の１つのロケ
ーション（口ケーシヨン０）は、出力バッファ・レジス
タ２６の内容の保管及び再生のために用いられる。ＣＰ
Ｕ９は、アクセス及び更新を同時に行なうために、出力
バッファ・レジスタ２６がＬＳＲｌ４の選択されたレジ
スタ●ロケーションからの又は拡張レジスタ３６の如き
オペランド・レジスタからの主記憶装置アドレスを保持
している間に、主記憶装置１２からデータをフエツチし
て、入力母線１０及びＡＬＵ２２を介して内部オペラン
ド・レジスタにこれを記憶する。前のマイクロ命令の実
行から得られた主記憶装置１２に記憶されるべきマイク
ロプロセッサ・データは、まず出力バッファ・レジスタ
２６を介して、ＬＳＲｌ４の選択されたレジスタ●ロケ
ーションへ送られる。ＬＳＲｌ４に記憶されたデータは
、主記憶装置書込みマイクロ命令により、入力母線１０
の方へゲートされ、次いで主記憶装置１２に書込まれる
。加うるに、ＬＳＲｌ４の幾つかのロケーションは、直
接１／Ｏ装置サイクル・スチール操作を行なうための間
接主記憶装置アドレス・レジスタとしても働く。

この場合、各優先レベルに対して１つのレジスタ・ロケ
ーションが割当てられる。■／０装置は、自身のデータ
長カウンタを有している。主記憶装置１２をアドレス指
定して、入力母線１０上のＩ／Ｏデータを主記憶装置１
２に書込むために、又は主記憶装置１２からデータを読
出して、これを入力母線１０、ＡＬＵ２２及び出力母線
２０を介してＩ／０装置の方へ転送するために、辰重１
４中の主記憶装置アドレス●レジスタの内容は、ＡＬＵ
２２で自動的に増分されて、出力母線２０の方へ送られ
る。Ｉ／０装置は、出力母線２０を介してＣＰＵ９から
のデータを受取り、また入力母線１０を介してＣＰＵ９
へデータを送る。被共有ＡＬＵ２２は、エミユレートさ
れた命令を解読するのに用いられる。

エミユレートされている命令の０Ｐコードは、ＲＯＳｌ
６内において、実行中の現命令のすぐ下にあるテーブル
を指示する変位ポインタを得るために、ＡＬＵ２２によ
つて、アドレス・レジスタ３２にある現命令アドレスに
加えられる。このようにして、エミユレートされた命令
を実行するために、ＲＯＳｌ６の命令に対し２５６ウェ
イのブランチが得られる。命令アドレス・レジスタ３２
を共用することにより、基本命令実行のためにある同じ
データ・バスを介して、割込み切替えが行なわれる。命
令アドレス●レジスタ３２にある命令アドレスは、ＡＬ
，Ｕ２２、合計レジスタ２４、内部母線２５、出力バッ
ファ・レジスタ２６及び出力母線２０を介して、ＬＳＲ
ｌ４に記憶される。かくして、割込みが起こつたときに
は、現プログラム優先レベルにおいて実行されていたは
ずの次の命令を示すポインタが？Ｒｌ４に保管される。
次に、優先順位符号器５４で作られてＬＣＯレジスタ４
０においてアドレスを発生させる優先順位コードを用い
ることにより、実行されるべき最高のレベルが決定され
る。ＬＣＯレジスタ４０は、この割込みレベルに対する
ＲＯＳｌ６中のサブルーチンを示すポインタを含んでい
るＬＳＲｌ４中の特定のレジスタ・ロケーションをアド
レス指定する。ＬＳＲｌ４から読出されたポインタは、
実行されるべき割込みレベルのためのサブルーチンをＲ
ＯＳｌ６から読出すためにアドレス・レジスタ３２及び
出力バッファ・レジスタ２６に記憶される前に、入力母
線１０を介してＣＰＵチップ９へ送られ、そしてＡＬＵ
２２を通つて合計レジスタ２４にセットされる。割込み
処理が終ると、現割込みサブルーチン・ポインタはＬＳ
Ｒｌ４に記憶され、そして割込まれたプログラムのため
のアドレス・ポインタがそこから取出される。プログラ
ム・レジスタ３０ プログラム●レジスタ３０は、現命令のためのバッファ
であつて、ＣＰＵチップ９で実行されている命令の０Ｐ
コードを保持する。

プログラム・レジスタ３０に記憶されている命令のカウ
ント・フィールド又はアドレス●フィールドは、減分レ
ジスタ３８及びＬＣＯレジスタ４０へ直接ゲートされる
場合がある。合計レジスタ２４ 合計レジスタ２４は、ＡＬ．Ｕ２２の出力を受取つて、
これを母線２５へロードする。

この動作は、各命令実行サイクルの間に少なくとも２回
行なわれる。１回は、実行されるべき次の命令のアドレ
スを受取つて母線２５へロードするものであり、もう１
回は、命令で指定された演算の結果をＡＬＵ２２から受
取つて母線２５へロードするものである。

ＡＬＵ２２からのデータが合計レジスタ２４に一時的に
保持された後、出力バッファ・レジスタ２６へ送られて
そこに一時記憶されている間、或る操作を入力母線１０
上で実行すると同時に、別の操作を出力母線２０上で実
行するということが可能である。

ループにおけるこのような２段バッファリングは、オー
バーラップ操作及びバイブライン処理を可能にする。命
令アドレス・レジスタ３２ 命令アドレス・レジスタ３２の内容は、次に実行される
べき命令をＲＯＳｌ６から取出すために、各命令実行の
間にＡＬＵ２２によつて変更される。

累算レジスタ３４及び拡張レジスタ３６ 累算レジスタ３４及び拡張レジスタ３６は、各々１６ビ
ットの作業用レジスタであつて、算術シフト、左方向若
しくは右方向への論理シフト、左シフト計数、又は左方
向若しくは右方向への回転の如きシフト動作を用いる命
令のために、３２ビットの容量を与える。

これらのレジスタは、計数レジスタ５０及び出力バッフ
ァ・レジスタ２６と同じく内部オペランド●レジスタで
あつて、マイクロプロセッサ内部で算術演算及び論理演
算を実行するために、マイクロ命令によつて直接アドレ
ス指定され得る。

これらのレジスタの内容は、外部のＬＳＲｌ４又は他の
内部レジスタの１つに記憶されている内容（例えば演算
結果）によつて変更することができる。出力バッファ●
レジスタ２６出力バッファ・レジスタ２６は二重機能を
有している。

ＡＬＵ２２のためのオペランド・レジスタとして働くと
きには、出力バッファ・レジスタ２６は、マイクロプロ
グラムの指示通りにデータを保持する。また、アドレス
・ポインタの転送を強制する割込み又はＤＭＡサイクル
・スチール・アクセスにおいては、アドレス及びデータ
の両方一が出力バッファ・レジスタ２６を介して転送さ
れねばならない。マイクロプログラムによつて出力バッ
ファ●レジスタ２６に置かれたデータがなくならないよ
うにするため、割込み制御又はサイクル●スチール操作
においてマイクロプロセッサが−命令、アドレス及びデ
ータを変更するときには、ＬＳＲｌ４のレジスタ・ロケ
ーション０が、出力バッファ●レジスタ２６に対応する
イメージ・レジスタとして用いられる。ＬＳＲｌ４のレ
ジスタロケーション０に記憶された出力バッファ●レジ
スタ２６の内容（オペラン（へ）は、割込み処理又はサ
イクル・スチール操作の完了後に、出力バッファ・レジ
スタ２６へ戻すことができる。従つて、出力バッファ・
レジスタ２６のための余分のバック●アップ・レジスタ
をＣＰＵチップ９に設けることは不要である。電力駆動
装置１８ 母線２８上の情報は、チップ９から電力駆動装置１８を
介して出力母線２０の方へ送られる。

ＬＳＩチップにおいては、各駆動装置は１つの負荷を駆
動できるだけである。従つて、出力母線２０は、多数の
ユニット（負荷）に接続されている共通母線であるから
、再付勢（ＲｅｐＯｗｅｒ）が必要になる。（この再付
勢を行なうに際し、チャネル・ライン数の拡張は、８ク
ロックから成る各マイクロ命令サイクルの異なつたクロ
ック期間中に現存のラインをアップ●レベル又はダウン
●レベルへ符号化することにより達成される。減分レジ
スタ３８ 減分レジスタ３８は、すべてのシフト命令、乗算命令、
除算命令、減分命令、テスト命令及びブランチ命令にお
いて計数動作を行なうのに用いられる。

減分レジスタ３８は、３２ビット位置までの直接シフト
が要求されたときに、プログラム・レジスタ３０から入
力を受取り、そして減分された値をプログラム●レジス
タ３０へ戻す。計数レジスタ５０の内容がシフト計数値
になる間接シフトにおいては、直接シフトの場合と同じ
く１ずつの減分が行なわれ、減分レジスタ３８は、減分
された値が計数レジスタ５０へ戻される前に、これを保
持する。本実施例では、最大シフトは３２であるから、
５ビットの減分レジスタ３８で十分である。

しかしながら、フィールド長の計数に関しては、計数レ
ジスタ５０も用いられる。この動作を行なうためには、
８ビットを用いた減分動作が必要である。これは、５ビ
ットの減分レジスタ３８を２回循環させ、最初に計数レ
ジスタ５０から４ビットのキャラクタを取出し、これを
減分し、そして５桁目のビット位置に桁上げを記憶する
ことによつて行なわれる。記憶された桁上げ（桁上げが
あつた場合）は、８ビットの減分された値を形成するた
めに、計数レジスタ５０からの上位４ビットのキャラク
タと共に減分されて、計数レジスタ５０へ戻される。（
１）Ｏレジスタ４０ ＬＣ０レジスタ４０は、どのデータが転送されようとし
ているかに応じて、Ｉ／０装置又はＬＳＲｌ４のレジス
タ●ロケーションをアドレス指定する。

現条件コード・レジスタ４８ 現条件コード・レジスタ４８の上位４ビットは、４つの
条件コードを保持し、下位４ビットは、４つのプログラ
ム可能な標識（フラグ）を保持する。

これらのビットは、計数レジスタ５０の非接続上位バイ
トを構成する。４つの条件コードは、あとで行なわれる
フィールド連結操作のために、算術演算の度にセットさ
れる。

４つの条件は、２進桁上げ、２の補数のオーバーフロー
、２の補数のマイナス及び累積的な非零標識である。

最後の非零標識は、任意のフィールド長において一旦セ
ットされると、マイクロ命令によつて変更されるまでセ
ットされたままに保たれる。計数レジスタ５０ 計数レジスタ５０は、第２ＡＬＵオペランド・レジスタ
であるが、シフト計数器として用いられる場合もある。

最初に計数レジスタ５０に記憶されたシフト計数値は、
累算レジスタ３４又は拡張レジスタ３６のシフトの度に
減分される。倍精度シフト動作を行なうためにこれらの
レジスタ３４及び３６が相互接続されている場合にも、
同様な減分が行なわれる。左シフト計数命令においては
、上位ビットが見つかると直ちにシフト動作は中止され
、このとき計数レジスタ５０に保持されている値は、ど
れ位のシフトが行なわれたかを示す。従つて、この値は
、多くの操作において、ＲＯＳｌ６又はＬＳＲｌ４への
間接アドレス・ポインタになる。かくして、計数レジス
タ５０は、内部母線２５からロードすることがき、また
Ｉ／Ｏ装置又はＬＳＲｌ４をアドレス指定するために、
その内容をＡＬＵ２２で変更することができる。変更さ
れた結果はＬＣＯレジスタ４０へロードされ、これによ
り母線２１を介して上述のアドレス指定が行なわれる。
アドレス計算における指標付け及び有効アドレスの計算
のために、計数レジスタ５０の内容は、ＡＬ．Ｕ２２に
よつてデータと組合わされる正又は負の変位として用い
られる。組合わされた結果は、ＬＳＲｌ４又はＣＰＵチ
ップ９上の任意の内部レジスタに記憶される。保管条件
コード●レジスタ４２ 現条件コード・レジスタ４８の出力は、保管条件コード
・レジスタ４２へ選択的にバッファされる。

ＡＬＵ操作の結果としてセットされる基本条件コードは
、オーバーフロー、桁上げ一借り、累積的（Ｃｕｍｕｌ
ａｔｉｖｅ）非零、及びマイナスである。現条件コード
は、マイクロ命令による一番新しい演算結果に対してセ
ットされたものである。全左シフトにおいては、上位ビ
ットは、現桁上げ標識の方へシフトされる。左シフト計
数においては、上位ビットが現桁上げ標識をセットする
場合がある。ロード、記憶、論理、増分、減分、飛越し
及びブランチは条件コードを変更しない。レジスタ４２
及び４８にある条件コードは、別々にクリアすることが
でき、また飛越し命令によつて個々にテストすることが
できる。これらの条件コードの他に４つのプログラム制
御標識ビットがあり、これらは現条件コードと共に現条
件コード・レジスタ４８に記憶される。マイクロ命令が
エミユレートされているときには、マイクロレベルでエ
ミユレートされている言語のマイクロレベル条件コード
を保管するため、正しい現マイクロレベル・コードが保
管条件コード・レジスタ４２へ転送される。割込みマス
ク・レジスタ４４ 割込みマスク・レジスタ４４は、許された割込ｊみレベ
ルの現マスク状況を含む。

このレジスタ４４の内容も、ＡＬＵ２２による変更、Ｌ
ＳＲｌ４への記憶又はＬＳＲｌ４からの復帰が可能であ
る。工ラー●レジスタ４６割込みマスク・レジスタ４４
の下位ビットは、７エラーの制御及び自動記録を行なう
１バイトのエラー・レジスタ４６を構成する。

自動記録され得る機械チェック・エラーとしては、例え
ば、ＲＯＳｌ６から取出された命令におけるパリテイ・
エラー、ＬＳＲｌ４からのデータ・エラー、入９力母線
１０上でのパリテイ●チェックによつて検出される主記
憶装置１２からのデータのパリテイ・エラー、Ｉ／０装
置の１つから受取られたデータにおけるパリテイ・エラ
ー、Ｉ／０装置がマイクロプロセッサ９に接続されない
か又はＩ／０装置がマイクロプロセッサ９を次のマイク
ロ命令の方へ進ませないようなチャネル停止条件、及び
存在しないＩ／０装置に対してＩ／０命令が出され、従
つてアドレスが検出不能であるような場合に生じるタイ
ム●アウト・エラーがある。これらのエラーは何れもエ
ラー●レジスタ４６にセットすることができ、またその
変更、保管、テスト又はＬＳＲｌ４への記憶も可能であ
る。ハードウェアによつて自動的にセットされるこれら
のエラーは、操作を再試行するか又は現操作を中止して
操作卓へ信号を供給するサブルーチンの方へ進むために
、マイクロプロセッサ９において最高レベル（レベル７
）の割込みを強制する。４相発生器６０並びにクロック
装置６４及び６６４相発生器６０は、単相発振器（図示
せず）から線５９を介して入力を受取り、２つのクロッ
ク装置即ち基本クロック装置６６及び補助のシフト／タ
イム●アウト・クロック装置６４を駆動する。

基本クロック装置６６は２クロック位置毎に停止され得
る２相クロック装置であつて、４つのオーバーラップし
たラッチ状態から与えられる８つのクロック解読位置を
有しており、各マイクロ命令サイクル毎に８つのクロッ
クを発生する。また、基本クロック装置６６は、実行さ
れているマイクロ命令が倍サイクルを必要とするとき、
即ち主記憶装置１２がアクセスされるときに用いられる
上位ラッチ位置（フリップフロップ）６６ａを有してい
る。主記憶装置１２がアクセスされるとき、基本クロッ
ク装置６６は、倍サイクルの後半において前半と同じ８
つのクロックを発生する．が、このときは上位フリップ
フロップ６６ａの働きにより、これら８つのクロックは
クロック８乃至１５として出力される。基本クロック装
置６６からのクロックの発生は、クロック・デコード６
６ｂにより制御される。補助クロック装置６４も、上位
フリップフロップ６４ａ及び補助クロック●デコード６
４ｂを有しているが、デコード６４ｂは、４つの分離し
たタイム・スロットを与える。また、上位フリップフロ
ップ６４ａは、補助クロック装置６４の最大タイム●ア
ウトである２回のランが実行されるとき、即ちクロック
発生サイクルが２回繰返されるとき（１命令実行サイク
ルに等しい）に使用される。補助クロック装置６４は、
シフト操作、乗算操作又は除算操作が行なわれるときに
は常に使用される。基本クロック装置６６は、これらの
操作が実行される場合は、７番目のクロック位置（クロ
ック６）で停止される。これは、シフト、乗算又は除算
の拡張操作の途中におけるサイクル・スチール操作の実
行を可能にする。補助クロック装置６４は、Ｉ／０装置
が応答していない場合のタイム●アウトのため、又は入
力母線１０に接続されているＩ／Ｏ装置の１つがデータ
の交換を行なおうとしている場合の接続手順の実行のた
めにも使用される。もしタイム・アウトが、割振られた
時間を超えていると、補助クロック装置６４はクロック
の発生を中止し、そして最高レベルの割込み即ち機械チ
ェック割込みを開始するためにエラー・レジスタ４６に
７標識をセットする。統合サイクル・スチール／割込み
制御チャネル第１Ａ図乃至第１Ｃ図と共に第５図を参照
して説明すると、サイクル・スチール及び割込みの処理
は、８つのサイクル●スチール●レベル又は７・つの割
込みレベルを与える共通ボール母線５３により制御され
る。

本実施例では、共通ボール母線５３は７ビット幅であつ
て、実行可能な現プログラム●レベルよりも上位の７つ
の割込みレベルに対するリクエストを供給し得るように
構成されている。従つて、システム全体としては、８つ
の割込みレベルが存在することになる。Ｉ／Ｏ装置と優
先順位付けされた７本の割込みリクエスト線との接続は
自由であつて、どのＩ／０装置をどの割込みリクエスト
線に接続してもよい。第５図のサイクル・スチール・ボ
ール専用ラッチ７５がセットされて、サイクル・スチー
ル操作が実行される場合を除き、割込みのためのポーリ
ングは連続的に行なわれる。Ｉ／０装置は、ＣＰＵ９の
サービスを要求するとき、共通ボール母線５３の割当て
られた優先順位ビット線５３０乃至５３６へそのリクエ
ストを出す。優先順位符号器５４には多数のリクエスト
が送られ得るが、ここではそのうちの最高レベルのリク
エストが、８種類の優先順位のうちの１つを指定する３
ビットのコードへ符号化されて、線５４１，５４２及び
５４４の方へ送られる。割込みの優先順位は、割込みマ
スク・レジスタ４４によつても制御される。もし割込み
マスク・レジスタ４４が割込みを許すようにセットされ
ていると、割込みリクエストは、割込みゲート５２のア
ンド回路９６を通つて優先順位符号器５４の方へ送られ
、そこでこのリクエストされた割込みの優先順位が符号
化される。符号化された割込みレベルは、３ビットの現
割込みレベル・レジスタ５６に記憶されている現割込み
レベルと比較装置５８で比較される。レジスタ５６の内
容は、新しいレベルが現レベルよりも上位であるか否か
を調べるため、優先順位符号器５４から符号化された新
しいレベルが供給される度にこれと比較される。もし新
レベルが現レベルよりも上位であれば、現プログラム●
チェーンにおける次の命令は実行されず、命令アドレス
・レジスタ３２にある現アドレス・ポインタは、ＬＳＲ
ｌ４中の現レベルのためのレジスタ●ロケーションへ転
送される。続いて、新レベル●ポインタがＬＳＲｌ４の
対応するレジスタ・ロケーションから取出されて、命令
アドレス・レジスタ３２へ入れられる。割込みルーチン
のためのＬＳＲアドレス（８つの可能な割込みポインタ
のうちの１つ）は、次のようにして得られる。まず、現
割込みレベル・レジスタ５６からの下位３ビットが、線
５６１，５６２及び５６４並びにゲート８１を通つて、
ＬＣＯレジスタ４０の入力線８３１，８３２及び８３３
へ各々送られる。割込まれたポインタをＬＳＲｌ４へ記
憶させるためのＫ℃アドレスの残りのビットは、現割込
みレベル設定線７３からＬＣＯレジスタ４０の上位入力
線８３４及び８３５へロードされる。？Ｒｌ４中の割込
みレジスタへの新しいポインタも同様にしてＬＣＯレジ
スタ４０へロードされる。この場合、上位入力線８３４
及び８３５は、現割込レベル設定線７３からロードされ
、一方、下位入力線８３１乃至８３３は、符号化された
新割込みレベルが新割込みレベル・ロード線７２上の信
号により、優先順位符号器５４から現割込みレベル・レ
ジスタ５６へ転送された後、このレジスタ５６からロー
ドされる。この結果、田０アドレスは、選択されたレベ
ルの割込みを処理するためのサブルーチン（ＲＯＳｌ６
にある）へのポインタを含むＬＳＲｌ４中のレジスタ●
ロケーションのアドレスへ変更される。ＬＳＲｌ４から
取出されたアドレス●ポインタは、ＡＬＵ２２及び合計
レジスタ２４を通つて、出力母線２０及び命令アドレス
・レジスタ３２へ送られる。新割込みレベルのサブルー
チンの実行が終了すると、ブランチ・アウト命令が出さ
れる。この命令は、前に割込まれたプログラムのポイン
タを復帰させるものである。割込みを処理した上述のサ
ブルーチンは、この割込みをリセットするので、同じ割
込みに対するリクエストはないはずである。もし同じレ
ベル又はより上位のレベルでの別の割込みがリクエスト
されると、プログラムは元の割込まれた位置には戻らず
、この新しい割込みリクエストを処理する。これは、８
つの割込みレベルまでのネスティングを可能にする。ま
た、各割込みレベルについて、多数のサブレベルが存在
していてもよい。所与の割込みレベルが一旦検出される
と、割込みレベル状況ワード（ＩＬＳＷ）命令がすべて
の例えば１帽のＩ／Ｏ装置へ出される。このうち、何れ
かの割込みレベルでのサービスをリクエストしている１
つのＩ／０装置は自らこれを識別しなければならない。
（このようにして、８つの割込みレベルの各々について
、１６のサブレベルを得ることができ、割込みサブレベ
ルの総数は１２８になる。）マイクロプロセッサ中のレ
ジスタの１つに受取られる割込みレベル状況ワードは、
１６個のＩ／０装置のうちの何れがこのレベルでのサー
ビスをリクエストしているかを決定するのに用いること
ができる。これは、１つの左シフト計数命令によつて行
なわれる。最上位の第１ビットは、左シフト計数命令の
実行を停止し、このときの計数レジスタ５０の計数値は
、サービスをリクエストしているＩ／０装置のためのサ
ブルーチンの位置を表示する。共通ボール母線５３は、
サイクル・スチール操作にも使用されるが、この場合は
まずすべての割込みリクエストがクリアされねばならな
い。

サイクル・スチールをリクエストしているＩ／０装置は
、共通サイクル・スチール・リクエスト線６８・を負論
理レベルにセットする。これによリサイクル●スチール
●ボール専用ラッチが７５がセットされると、サイクル
・スチール・ボール・リクエスト線７７は直ちにアップ
●レベルにされ、Ｉ／０装置に対し、サイクル・スチー
ル操作が完了すノるまでそれらの割込みリクエストを共
通ボール母線５３から除くように要求する。共通割込リ
クエスト線７０及び共通サイクル・スチール・リクエス
ト線６８がすべてのＩ／Ｏ装置によつて減勢されると、
サイクル・スチール応答ラッチ７６が次のクロック０に
おいてセットされる。これは、サイクル・スチールをリ
クエストしているＩ／Ｏ装置のためのサイクル・スチー
ル優先順位が共通母線５３上に存在することを表わす。
このサイクル・スチール優先順位は、割込みマスク・ゲ
ート５２を通ることなく、優先順位符号器５４へ直接送
られる。優先順位符号器５４からは、３ビットの符号化
されたＬＣＯ優先順位アドレスが発生され、アンド回路
８９からの出力によつて開かれたアンド回路８２並びに
ＬＣＯレジスタ４０の下位入力線８３１乃至８３３を通
つて、Ｋ℃レジスタ４０へ送られる。これと同時に、Ｉ
／０装置の制御のもとに主記憶装置１２からのデータを
読出すか又は主記憶装置１２へデータを記憶させるため
に（半ワード●モードにおける２バイトの代りに、上位
バイト又は下位バイトがセットされるだけでもよい）、
リクエストされたサイクル・スチールのレベルに関連す
８ＬＳＲ１４の中のポインタ（主記憶装置アドレスとし
て用いられる）をアドレス指定する一定の上位ビットも
、ＬＣＯレジスタ４０へロードされる。このモードにお
いては、割込みレベルは、それがプログラム・レベルで
あるか又はより上位のレベルであるかには関係なく、サ
イクル・スチール命令の発生によつて遅延されるだけで
あるから、現割込みレベル・レジスタ５６の内容は変更
されない。上述のように、記憶装置のアクセスは、８つ
のサイクル●スチール●レベルのうちのどのレベルが認
められているかを示す下位３ビットと、間接メモリ・ア
ドレスを保持するＬＳＲｌ４中の半ワーード・レジスタ
に対する変位を与える上位ビットとを含む■℃レジスタ
からのポインタにより行なわれる。

間接メモリ・アドレスは、Ｉ−ＳＲｌ４から入力母線１
０へ読出され、そして，Ａｌ．Ｕ２２増分された後、出
力バッファ・レジスタ２６へ送られ．る。出力母線２０
上の増分されたアドレスは、主記憶装置１２のアクセス
の間に、ＬＳＲｌ４の対応するサイクル●スチール●レ
ジスタへ書戻すことができる。また、サイクル・スチー
ル・アドレスをそのままに保つため、サイクル・スチー
ル・リクエストに対する肯定応答を受取つたＩ／０装置
は、この書戻しを禁止することもできる。もし１／０装
置が主記憶装置１２の読出し選択を許可すると共に、マ
イクロプロセッサ９から制御線１９へ供給される書込み
パルスを禁止すると、主記憶装置１２のアクセス後に、
データが主記憶装置１２から入力母線１０へ読出される
。Ｉ／０装置は、主記憶装置１２へ書込みのために、自
身のデータを入力母線１０へ供給することができる。こ
のように、Ｉ／０装置は、ＡＬＵ２２による増分又は非
増分操作及び読出しモード又は書込みモードの制御を自
身で完全に行なう。書込みモードにおいては、書込み操
作の完了後も、Ｉ／Ｏ装置は、次のクロック１の間出力
母線２０上にある自身のデータを検知することができる
。読出しモードにおいては、入力母線１０へ読出された
データは、ＡＬＵ２２及び合計レジスタ２４を介して出
力バッファ・レジスタ２６へ送られ、然る後出力母線２
０の方へ出力される。出力母線２０にはすべてのＩ／Ｏ
装置が接続されているが、読出しモードにおいて出力母
線２０上のデータを受取るのは、６本のＬＣＯアドレス
線２１へ供給されたサイクル●スチール●レベル●コー
ドを認識した１／０装置だけである。この後、マイクロ
プロセッサは正規の命令実行シーケンスに戻るか、又は
このＤＭＡ（即ちサイクル●スチール）サイクルのため
に一時中止されていた割込みルーチンの処理に戻る。タ
イミング 次に、第２Ａ図乃至第４Ｃ図を参照しながら、マイクロ
命令を実行するためのタイミングについて説明する。

すべてのマイクロ命令は同じような実行タイミング特性
を有しているので、まず一般的な説明を行ない、続いて
各命令タイプの詳細を説明することにする。第２Ａ図乃
至第４Ｃ図で用いられている記号の意味は次の通りであ
る。

Ａ＝累算レジスタ３４ Ｂ＝拡張レジスタ３６ ＢＩ＝入力母線１０ Ｃ＝現条件コード・レジスタ４８ Ｅ＝エラーレジスタ４６ １＝割込みマスク・レジスタ４４ １／０＝Ｉ／０装置 Ｌ＝？Ｒｌ４ Ｍ＝出力バッファ●レジスタ２６ Ｎ＝計数（シフト計数）レジスタ５０ Ｐ＝プログラム・レジスタ３０ ＰＣＣ＝保管条件コード・レジスタ４２ Ｒ＝ＲＯＳｌ６ ＳｌＯ＝主記憶装置１２ Ｔ＝合計レジスタ２４ Ｕ＝命令アドレス●レジスタ３２ クロック・サイクルは、８つの異なつたクロック０乃至
７に分けられる。

クロック８乃至１５は、クロック０乃至７の繰返しであ
つて、これらが発生されるのは、主記憶装置１２の動作
時（ＤＭＡを含む）だけである。８クロックの基本命令
サイクルは、ＡＬＵ２２の利用に関連して２つの部分に
分けられる。

クロック７からクロック２までの間は、ＡＬ．Ｕ２２は
、専ら命令アドレス・レジスタ３２の増分又は変更のた
めに用いられる。クロック３乃至６においては、マイク
ロ命令による処理が行なわれる。このように、１命令実
行サイクルは、ＡＬＵ２２による命令実行のための半サ
イクル及び命令ポインタの更新のための半サイクルに分
けられ、そしてＡＬＵ２２は、これらの半サイクルの繰
返しにより連続的に使用される。ＲＯＳｌ６に対するア
ドレスが出力母線２０に現われる基本ウインドはクロッ
ク３に始まり、このとき、計算された新アドレス・ポイ
ンタがＡＬ，Ｕ２２から合計レジスタ２４へロードされ
、そして出力バッファ・レジスタ２６の方へ転送される
。このアドレスは、次のクロック０に達するまで変更さ
れない。クロック０においては、出力バッファ・レジス
タ２６は、出力母線２０を介してＬＳＲｌ４又は任意の
Ｉ／０装置へ送るためのデータを含むように変更される
。クロック０は、各マイクロ命令サイクルの開始時点に
あたり、このときＲＯＳｌ６からプログラム・レジスタ
３０へマイクロ命令がロードされる。

このように、プログラム・レジスタ３０へマイクロ命令
をバッファすると、次のマイクロ命令をアクセスするた
めに、上述のように、クロック３においてＲＯＳアドレ
スが変更されている間に、マイクロ命令を実行すること
ができる。合計レジスタ２４は、クロック２において命
令アドレスをロードされ、またクロック６において、命
令の実行に伴つて，ＡＬ，Ｕ２２で処理されたデータを
ロードされる。このデータをＬＳＲｌ４に書込むことが
マイクロ命令によつて指示されると、この書込みは、デ
ータが計算された後のクロック１において行なわれる。
この場合、データは、出力バッファ・レジスタ２６から
駆動装置１８を介して、６本のＫ℃線によつて選択され
たＬＳＲｌ４の特定のレジスタ●ロケーションへ直接書
込まれる。同じようにして、データをＩ／０装置の方へ
転送することもできる。この場合は、クロックＯにおい
てデータが出力バッファ・レジスタ２６へロードされ、
そして出力母線２０上のデータが有効であることを示す
信号が、クロック１において線１９へ供給される。この
データは、クロック３の開始時に変更され、このとき、
ＲＯＳｌ６のアドレスが出力バッファ・レジスタ２６に
現われる。記憶又は変更のために入力母線１０を通つて
マイクロプロセッサ９に入るデータは、クロック３，４
，５及び６の間に、Ａｌ，Ｕ２２に供給されねばならず
且つこのとき有効でなければならない。ＡＬＵ２２は、
これらのクロックの間に、実行中の命令によつて指定さ
れた処理を行なう。同じ理由で、ＬＳＲｌ４からのデー
タは、マイクロプロセッサ９による処理のため、クロッ
ク２のときに入力母線１０上におかれる。このデータは
、クロック３において（これは信号遅延を許容する）Ａ
ＬＵ２２での処理に対し使用可能になる。上述のように
ＬＳＲｌ４からのデータは、クロック２のときに入力母
線１０上におかれるが、クロック７からクロック２まで
の間は、ＡＬＵ２２は命令アドレス・レジスタ３２の更
新に使用されるので、このデータはクロック３になるま
で．ＡＬＵノ２２へゲートされない。

ＡＬ，Ｕ２２は、クロック７の開始時にアドレス増分の
処理に移り、かくしてその基本マイクロ命令処理を終え
る。第２Ａ図及び第２Ｂ図を参照するに、主記憶装置１
２を使用するマイクロ命令、特に主記憶装置７１２から
のデータを取出して、これをマイクロプーロセツサ９の
１つのレジスタヘロードするマイクロ命令（ＦＳ）に対
しては、第２サイクル（クロック８乃至１５）は、たと
え現命令の実行がクロック１５から次のクロック０にわ
たつて続けられフるとしても、次のマイクロ命令がクロ
ック８の間にＲＯＳｌ６から取出されるという点で僅か
に異なつている。主記憶装置１２から取出されたデータ
は、最終的にクロック８においてマイクロプロセッサ９
の指定されたレジスタにセットされるか又はＩ／０装置
の１つに送られる。上述の場合には、主記憶装置１２を
アクセスする各命令に続く新しいマイクロ命令は、先行
命令サイクロのクロック８において既にトラップされて
いるので、続くクロック０のときにプログラム●レジス
タ３０へゲートされることはない。また、命令アドレス
●レジスタ３２の更新は、ＡＬＵ２２を介して行なわれ
る変更を伴なわない直接転送に過ぎないから（先行の主
記憶装置命令のクロック７乃至１０の間に既に変更され
ている）、この更新のためのウインドは短縮されて、ク
ロック１５よりも２クロックあとのクロック１で開始し
、次のクロックまで続くだけである。主記憶装置書込み
命令は、命令の第２サイクルのクロック１３乃至１５の
間に、データを主記憶装置１２に書込む。

第３Ａ図乃至第３Ｃ図を参照するに、ｌ罐演算の場合に
は、ＡＬ．Ｕ２２は、最初の４クロックの間に、等価２
進演算を実行して、各バックｗ進ディジットについて中
間桁上げを記憶させる。

続いて、実際の１ＤＩ１結果を得るための゜゜６゛補正
を行なうため、補助クロック装置６４による制御のもと
に別の４クロックの間．ＡＬ，Ｕ２２の処理が繰返され
る。第４Ａ図乃至第４Ｃ図を参照するに、クロック７に
おいてブランチ・アドレスがロードされるようなブラン
チ操作（例えば、条件付きブランチ、エミユレートされ
ている目的言語からの０Ｐコードを解読する際の多重テ
ーブル・ブランチ、又は元のアドレスをＬＳＲｌ４から
命令アドレス●レジ．スタ３２へ戻すことによるブラン
チ連係への復帰）が行なわれる場合には、先行命令の実
行時に予め計算されたルック・アベツド●アドレスがブ
ランチによつて変更されているので、ＲαＩ６をアクセ
スするために、補助クロック装置６４に．よる別の４ク
ロック・サイクルが付加される。

シフト操作においては、補助クロック装置６４は、累算
レジスタ３４又は拡張レジスタ３６における１ビットの
シフト毎に２クロックを必要とし、またこれらの両レジ
スタを１つの倍精度レジースタとして用いる場合には、
１ビットのシフト毎に４クロック期間（基本マイクロ命
令実行時間の半分）を必要とする。累算レジスタ３４及
び拡張レジスタ３６は、ＡＬＵ２２を介して選択的に循
環させることにより、１つの倍精度レジスタとして論理
的に接続される。飛越し操作においては、ＡＬＵ２２の
基本処理時間（クロック３乃至６）の間に、等しいか大
きいかのテスト又はマスク・テストが行なわれる。

テストの結果は、クロック７の開始時まで未知であり、
そしてクロック７において飛越しの判断がなされる。も
し飛越しが行なわれないのであれば、既にアクセスされ
ている次の命令の処理が遅ノれることなく続けられる。
もし飛越し条件が満足されて、１つの命令がスキップさ
れるものであれば、基本クロック装置６６は別のダミー
・マイクロ命令サイクルを発生させ、この間に、次のマ
イクロ命令を取出すためのアドレス増分が、飛越さ・れ
たマイクロ命令を実行することなく、行なわれる。無条
件ブランチ命令は、条件をテストする必要がなく、従つ
て補助クロックによる遅延がないから、極めて速く実行
され得る。

更に、１２ビットの″ブランチ●アドレスは、クロック
２において、，ＡＬ，Ｕ２２を通過して合計レジスタ２
４へ直接ロードされる。このアドレスは、クロック３に
おいて、合計レジスタ２４から命令アドレス・レジスタ
３２及び出力バッファ・レジスタ２６へ転送され、従つ
て、通常の命令のルック●アヘツド●アクセスと同期し
ている。命令セット 基本機械命令は、エミュレーションのために最適に設計
され、そしてＲＯＳｌ６に記憶される。

以下の説明では、エミユレートされた目的機械命令とマ
イクロプロセッサ命令とを区別しなければならない場合
を除き“マイクロ命令゛の代りに単に゜“命令゛という
術語を使うことがある。すべての命令に共通しているの
は、最有意ビット位置（ビット０）にあるパリテイ・ビ
ット及び３ビットの０Ｐコード（ビット１乃至３）であ
る。残りのビットは幾つかのフィールドに分けられ、各
フィールドの長さ及びその内容は、命令のタイプによつ
て異なる。０Ｐコードは８種類だけであるから、命令タ
イプの幾つかは、付加的な修飾ビットを解読することに
よつて区別される。

大部分の命令は高度に符号化されていて、様々の操作を
指定又は暗示する。これらの操作の多くは順次に実行さ
れる。このような順次操作の実行は、第２Ａ図乃至第４
Ｃ図に示されているような厳密に設定されたタイミング
・パターンにより制御される。次に、第２Ａ図乃至第４
Ｃ図を参照しながら、１１種類の基本命令について説明
する。

各命令は、１ビットのパリテイ及び３ビットの０Ｐコー
ドを含む１６ビットによつて規定され得る。

ビット１乃至３によつて規定される０Ｐコードと命令タ
イプとの対応表を次に挙げておく。制御嘉零”：ＣＯ）
制御命令のためのタイミングは第３Ｃ図に示されている
。

制御命令は、例えば、データ転送、間接実行、割込みマ
スクの設定、ページングの設定、テーブル・ブランチ操
作、任意モード選択、保管条件コード及び現条件コード
に基く操作、プログラム標識、及びＩ／０転送のような
操作に対して出される。まず最初に、制御命令の様々な
使用について説明する。制御命令の多くは、割込み処理
に関係している。

このような命令の１つは、各マイクロ命令の終了後に割
込みを起こすことができ、一方では、別の命令が、割込
みウインドを与える。この割込みウインドにおいては、
保留中の任意の割込みの処理が許可され、そして割込み
切替えが行なわれる。このあとは、再び割込みウインド
に出会うまで、割込みは禁止される。他の制御命令は、
ＲＯＳＩ／Ｏページングに関係している。

ＲＯＳｌ６の４ビットのページは、命令アドレス・レジ
スタ３２の一部を構成するページ●レジスタ３２ａによ
つて指定される内部ページである。ページ・レジスタ３
２ａは、ＲＯＳｌ６の直接アドレス指定が可能な命令ロ
ケーションの訊の境界を横切る直接ブランチが要求され
たときには何時でも使用される。，ＡＬ．Ｕ２２は、？
の境界を越えて、ＲＯＳｌ６の■Ｋの半ワードにわたつ
てアドレス増分を行なう。また、割込み切替えポインタ
は、１２ビットではなく１６ビット全部によるアドレス
指定を行なう。従つて、６４Ｋの命令すべてをアドレス
指定することも可能である。４つの標識ビットを制御す
る制御命令もある。

これらの標識ビットは、現条件コード●レジスタ４８の
下位の４ビットであつて、４つの条件コードを規定する
レジスタ４８の残りのビットと共に、計数レジスタ５０
の非接続上位バイトを構成する。標識ビットは、各々異
なつた標識を与えるようにプログラマがセットすること
ができ、そしてサブルーチンにおけるスイッチとして用
いることができる。これらの標識ビットは、割込み切替
え時に、条件コード及び計数レジスタ５０の内容（下位
バイトにあたる）と共に、ＬＳＲｌ４に記憶させたり、
そこから復帰させたりすることができる。残りの制御命
令は、条件コードに関係している。

本実施例では、２レベルの条件コードが用いられ、各条
件コードは、２進桁上げ、２の補数のオーバーフロー、
２の補数の上位マイナス●ビット、及び累積的非零を表
わす４つのビットを有している。現条件コード●レジス
タ４８の上位４ビットは、算術操作、論理左シフト、左
シフト計数、乗算及び除算の度に変更される。他の論理
命゛令の場合には、レジスタ自身は、零、非零、全部“
゜１゛又は４“１゛及び“゜０゛の混在についてテスト
される。保管条件コード・レジスタ４２は、エミユレー
トされているマクロ言語の条件コードの等価コードをマ
イクロプログラム制御のもとに転送したり累算したりし
ている場合を除き、現条件コード・レジスタ４８のもの
と同じ４ビットを記憶する。本発明の実施例では、例え
ば次のような制御操作が行なわれる。

Ｊ（イ）即値データのロード（ＫＢＵＳ）命令のデータ
●フィールドが、出力バッファ●レジスタ２６の上位ビ
ット位置にロードされる。

出力バッファ・レジスタ２６の下位ビット位置には、Ｌ
ＳＲｌ４のレジスタＯのデータ・ビット０乃至４がロー
ドされ、そして出力バッファ・レジスタ２６の内容が、
ＬＳＲｌ４のレジスタ０に書込まれる。（ロ）ＬＳＲデ
ータをＩ／０装置へ転送（ＫＬＳＲ）この命令は、ＬＳ
Ｒｌ４のレジスタ０乃至１５をアドレス指定するための
４ビット●フィールドを有し、アドレス指定されたロー
カル記憶レジスタからのデータは、出力バッファ・レジ
スタ２６へ、そして出力母線２０へ転送される。

このＫＬＳＲ命令の６ビット●フィールドは、Ｉ／０装
置１乃至６３をアドレス指定するためにＫ℃レジスタ４
０へロードされる装置アドレスを与える。（ハ）即値デ
ータを■／０装置へ転送（ＫＬ，ＣＯ）出力バッファ●
レジスタ２６の一部に命令コードからの即値データがロ
ードされ、残りの部分には、ＬＳＲｌ４のレジスタ０の
選されたビットがロードされる。

命令コードの他のビット位置にあるデータは、装置アド
レスのためにＬＣＯレジスタ４０へロードされる。出力
バッファ・レジスタ２６の内容は、ＬＳＲｌ４のレジス
タ０へロードされる。（ニ）割込みマスク設定（ＫＩＬ
Ｍ） 解禁されるべき割込みのレベルに対応するビット位置に
゜゜１゛が設定されるようにして、割込みマスク・レジ
スタ４４に割込みマスク●ビットが供給される。

この命令コードは、割込みマスク・ビットの保管又は設
定を指定する１ビットを有する。（ホ）ＲＯＳｌ６のペ
ージングの設定（ＫＬＡＰ及びＫＲＡＰ）ＫＬＡＰはペ
ージ０乃至１５を指定するためのフィールドを有し、一
方、ＫＲＡＰはページ１６を指定する。

各ページは４０９６（４Ｋ）の半ワードから成つている
。（へ）テーブル・ブランチのための制御操作は、ＲＯ
Ｓｌ６における次の順次アドレスを得るために、命令ア
ドレス・レジスタ３２の内容に加算（排他的オア）され
るべきレジスタ又はその一部を指定する。これには、次
のようなものがある。簡略記憶記号 指定されたレ
ジスタＫＩＡＬ累算レジスタ３４の下位バイト ＫＩＸＬ拡張レジスタ３６の下位バイト ＫｌＢＬ出力バッファ●レジスタ２６の下位
バイトＫＩＥＬ入力母線１０の下位バイト ＫＩＡＨ累算レジスタ３４の下位置値数 ＫＩＸＨ拡張レジスタ３６の下位托進数 ＫＩＢＨ出力バッファ・レジスタ２６の下位
托進数ＫＩＥＨ入力母線１０の下位置値数 ＫＩＡＺ累算レジスタ３４の下位ゾーン ＫＩＸＺ拡張レジスタ３６の下位ゾーン ＫＩＢＺ出力バッファ・レジスタ２６の下位
ゾーンＫＩＥＺ入力母線１０の下位ゾーン ＫＩＡＳ累算レジスタ３４の下位６ビットＫＩＸＳ拡張
レジスタ３６の下位６ビットＫＩＢＳ出力バッファ・レ
ジスタ２６の下位 ６ビットＫＩＥＳ入力母線１
０の下位６ビット （ト）ブランチ・アウト（ＫＩＬＢ） この制御操作は、命令アドレス・レジスタ３２の内容を
ＬＳＲｌ４中の現割込みに対応するレジスタ・ロケーシ
ョンへ転送し、現割込みをリセットし、新割込みをサン
プルし、そして松遺１４中のサンプルされた新割込みに
対応するレジスタ・ロケーションの内容を命令アドレス
●レジスタ３２へ転送する。

（チ）ＫＳＩＥ ＫＳＩＥ制御命令は、割込みコード（或る割込みを解禁
又はサンプルし、以後の割込みを禁止する）、エラー・
モード、及び主記憶装置１２のバイト・アドレスを指定
するための３つの２ビット・フィールド（１１．．ＥＥ
及びＳＳ）を与える。

ＫＳＩＥ制御命令の割込みコード（１１）●フィールド
、エラー●モード（ＥＥ）●フィールド及び主記憶装置
バイト●アドレス（ＳＳ）●フィールドの１以上におけ
るコード０１は、下記の表に示すように、ＫＳＩＥ制御
命令の割込みコード、エラー・モード又は主記憶装置バ
イト・アドレス・モードに基く操作の代りとなる別の制
御操作を指定する。もし制御コードが、■１．ＥＥ又は
ＳＳを示していると、ＫＳＩＥ制御命令は、割込みコー
ド、エラー・モード又は主記憶装置バイト・アドレス・
モードによつて指定される操作を各々規定する。（り）
ＫＮＴＣＫＮＴＣによる制御操作は、上記表中のＫＴ
ＰＩの機能を遂行し、また、もし次の命令が演算命令で
あれば、これに続いてＫＣＳＥを実行する。

条件コード中の標識４は、結果に基いて“゜偶数゛にリ
セットされるか又は“゜奇数゛にセットされる。（ヌ）
ＫＰＣＣＫＰＣＣ制御命令は、保管条件コード・レジス
タ４２の内容を現条件コード・レジスタ４８へ直接転送
する。

（ル）ＫＦＣＣ ＫＦＣＣ制御命令は、現条件コード・レジスタ４８が保
管されるべきか設定されるべきかを指定し、そして保管
又は設定されるべき位置、即ち桁上げ一借り、オーバー
フロー、マイナス、累積的非零又は標識１乃至４を指定
する。

主記憶装置命令 主記憶装置命令の中には、論理書込み（ＬＷ）命令及び
記憶装置フエツチ（ＦＳ）命令が含まれる。

第２Ａ図及び第２Ｂ図に示されるこれらの命令において
は、データは主記憶装置１２から読出されて、４つの基
本内部データ・レジスタ即ち累算レジスタ３４、拡張レ
ジスタ３６、計数レジスタ５０及び出力バッファ・レジ
スタ２６へロードされる。主記憶装置１２から取出され
るデータは、命令アドレス中での指定に応じて、拡張レ
ジスタ３６又はローカル記憶レジスタの１つによつてア
ドレス指定される。

アドレスは、主記憶装置１２に対する連続的に変化する
ポインタを出力母線２０へ供給するために、増分又は減
分によつて最初に更新されるか、又は指定されたポイン
タに計数レジスタ５０の変位（正又は負）を加算するこ
とによつて、有効アドレスにされる。記憶装置命令に対
しては、半ワード・アドレス指定モード又はバイト・ア
ドレス指定モードを指定することができる。

ＩＢＭｌｌ３Ｏは、半ワード・モードで主記憶装置のデ
ータをアドレス指定する。ＩＢＭ３６Ｏ及び３７０並び
にＩＢＭシステム／３は、バイト・アドレス指定モード
を使用しているが、１回のアクセスで２バイトを取出す
こともできる。システム／３の命令セットのアーキテク
チヤにおいては、３バイト、４バイト、５バイト又は６
バイトの命令が可能であるため、命令自身は、半ワード
境界と整列していない。従つて、エミュレーション簡単
にするため、本発明に従うマイクロコンピュータは、Ａ
ＬＵ２２において主記憶装置１２からのデータの、特定
のバイトが特定の位置にくるように、例えば命令の０Ｐ
コ）−ドが常に下位バイトのところに現われるように、
このデータのバイトを配列し直すことにより、半ワード
整列を行なう。論理書込み命令（ＬＷ） 既に説明したように、本発明においては、出力７母線２
０は主記憶装置１２に対してはアドレス母線として使用
され、主記憶装置１２へのデータ転送には使用されない
ので、マイクロプロセッサ９から主記憶装置１２への直
接データ転送路は存在しない。

入力母線１０は、主記憶装置１２に対する関係において
のみ両方向性である。マイクロプロセッサ９との関係に
おいて入力母線１０を両方向性にしなかつた理由は、マ
イクロプロセッサ・チップ９の面積を節約するためであ
る。入力母線１０へデータを供給するのに必要な出力駆
動装置は、チップ９上において大きな面積及び電力を必
要とし、従つてこれをチップ９に含ませることは望まし
くない。以下で説明する４つの論理書込み命令は、半ワ
ード・モード、下位バイト・モード又は上位バイト・モ
ードを選択し、そしてＬＳＲｌ４のアドレス指定された
レジスタ・ロケーション又はＩ／０装置から取出された
データを主記憶装置１２へ記憶させる。

ＬＳＲからの論理書込み 最初の論理書込み命令においては、ＬＳＲｌ４のレジス
タ・ロケーション１から読出されたデータが、ＬＳＲｌ
４のロケーション０乃至６３のうちの１つによつてアド
レス指定された主記憶装置１２の特定のロケーションに
書込まれる。

爲Ｒｌ４の１つのレジスタ・ロケーション１乃至６３が
選択され、その内容は、主記憶装置１２をアドレス指定
するために、出力バッファ・レジスタ２６の設定前に、
１だけ増分若しくは減分されるか、又はそのままに保た
れる。更新されたアドレスは、ＬＳＲｌ４の上述の選択
されたレジスタ・ロケーションへ書き戻される。？Ｒｌ
４のレジスタ・ロケーション０がアドレス源として指定
されると、計数レジスタ５０の内容は、主記憶装置アド
レスのための源となるべきＬＳＲｌ４のレジスタ・ロケ
ーションの間接アドレスとして用いられる。記憶装置書
込みサイクルは、入力母線１０へ接続されている？Ｒｌ
４のレジスタ・ロケーション１から読出されたデータを
用いて実行される。０Ｐコードのうちの２ビットをアド
レス変更コードとして用いて、これが１０に設定されて
いる場合に、下位バイト又は上位バイトのみを主記憶装
置１２へ書込むようにすることもできる。

もし、或る制御命令がバイト・アドレス指定モードを設
定していると、すべてのアドレス更新は＋２又は−２で
実行され、そして上位バイト選択は−１のアドレス更新
を強制する（下位バイトはアドレスを変更しない）。更
新されたアドレスが偶数の場合には上位バイトが記憶さ
れ、奇数の場合には下位バイトが記憶される。また、出
力バッファ・レジスタ２６の最初の内容は、辰玉１４の
レジスタ・ロケーション０から選択される。拡張レジス
タ３６からのアドレスによるＬＳＲｌ４のロケーシヨ′
／ｏ乃至６３からの論理書込み２番目の論理書込み命令
は、主記憶装置１２へ書込まれるデータがＬＳＲｌ４の
ロケーション０乃至６３から得られ、且つ主記憶装置１
２のアドレスが拡張レジスタ３６から得られるという点
を除くと、最初の論理書込み命令と同じである。

上述のような上位バイト又は下位バイトの選択的書込み
も可能である。同じ？Ｒロケーションからのアドレスを
用いた■／０装置０乃至６３からの論理書込み３番目の
論理書込み命令も最初の命令と殆んど同じであるが、ア
ドレス・レジスタの選択及び主記憶装置１２へ書込まれ
るデータを供給するＩ／０装置０乃至６３の選択が、Ｌ
ＳＲｌ４の同じレジスタ・ロケーション０乃至６３によ
つて行なわれる点が異なつている。

拡張レジスタ３６からのアドレスを用いたＩ／０装置１
乃至６３からの論理書込み４番目の論理書込み命令は、
主記憶装置１２へ書込まれるデータが、選択されたＩ／
０装置１乃至６３から入力母線１０へ供給される点を除
くと２番目の論理書込み命令と同じである。

記憶装置フエツチ命令（ＦＳ） 記憶装置フエツチ命令は、半ワード・モードでフエツチ
操作を実行するように設定されている。

半ワード・アドレス指定の代りにバイト・アドレス指定
を設定する点については、制御命令の説明のところを参
照されたい。（現条件コード・レジスタ４８と計数レジ
スタ５０、又は割込みマスク・レジスタとエラー●レジ
スタ４６は、バイト・モードにおいては常に一緒に使用
され、そして上位バイトは、記憶装置フエツチにおいて
はＯにされない。）ＬＳＲアドレスを用いた主記憶装置
１２からＣＰＵ９のレジスタへのロード（半ワード・ア
ドレス●モード）ＬＳＲｌ４のレジスタ・ロケーション
１乃至６３（ロケーション０は除く）のうちの１つが選
択され、その内容は、主記憶装置１２をアドレス指定す
るために出力バッファ・レジスタ２６が設定される前に
、０、±１又はオア１により変更される。

もしこの変更が±１であれば、出力バッファ・レジスタ
２６の内容は更新されて、ＬＳＲｌ−４の選択されたレ
ジスタ●ロケーションに書込まれる。これに続いて記憶
装置読出しサイクルが実行され、そして主記憶装置１２
から入力母線１０へ読出されたデータは、累算レジスタ
３４、拡張レジスタ３６、出力バッファ・レジスタ２６
又は計数レジスタ５０／エラー・レジスタ４６へ選択的
にロードされる。現条件コード・レジスタ４８及び計数
レジスタ５０の代りに、ＫＳＩＥ制御命令によつて割込
みマスク・レジスタ４４及びエラー・レジスタ４６が選
択される場合がある。（計数レジスタ５０／エラー・レ
ジスタ４６は、下位バイトのみを有する。）ＬＳＲｌ４
のレジスタ・ロケーション０は、計数レジスタ５０の下
位６ビットから、ＬＳＲｌ４の間接アドレス指定を選択
する。また、出力バッファ●レジスタ２６の最初のデー
タもＬＳ）Ｒｌ４のレジスタ・ロケーション０から選択
される。母線オペランド・アドレスを用いたもの（半ワ
ード●アドレス●モード）この命令は、出力バッファ・
レジスタ２６（ＬＳＲｌ４のレジスタ●ロケーション０
）が拡張レジスタ３６の代りに用いられ、且つ母線２１
を介する補助アドレス転送が、出力バッファ・レジスタ
２６から？Ｒｌ４のレジスタ●ロケーション１乃至６３
のうちの１つへの半ワード移動又はＬＳＲｌ４のレジス
タ・ロケーション０への更新アドレスのロードとして働
くという点を除き、次に述べる命令と同じである。

拡張レジスタ３６からのオペランド・アドレスを用いた
もの（半ワード・アドレス・モード）拡張レジスタ３６
の内容は、主記憶装置１２をアドレス指定するために出
力バッファ●レジスタ２６が設定される前に、０、±１
又は計数レジスタ５０にあるオペランド変位の加算によ
つて変更される。

出力バッファ・レジスタ２６の更新された内容は、拡張
レジスタ３６へ書き戻される。次いで、主記憶装置１２
の読出しサイクルが開始される。ＬＳＲｌ４の選択がレ
ジスタ・ロケーション１乃至６３（ロケーション０は含
まない）からのものであれば、主記憶装置１２からのデ
ータが使用可能になる前に、補助転送が行なわれる。命
令アドレス・レジスタ３２の内容が、ＬＳＲｌ４の選択
されたレジスタ・ロケーションに書込まれるようにして
もよい。最後に、主記憶装置１２からのデータは、最初
のＦＳ命令のときと同じように、累積レジスタ３４Ｊ拡
張レジスタ３６、出力バッファ・レジスタ２６又は計数
レジスタ５０／エラー●レジスタ４６へ選択的にロード
するために、入力母線１０の方へ送り出される。また、
出力バッファ・レジスタ２６の最初のデータは、ＬＳＲ
ｌ４のレジスタ・ロケーション０から選択される。主記
憶装置１２からＩ／０装置へのロード（半ワード●アド
レス●モード）この命令は、アドレス・レジスタ３２の
内容が、拡張レジスタ３６から又は選択されたＩ／０装
置に対応す６ＬＳＲ１４のレジスタ●ロケーションから
選択され、且つ更新され得るという点を除き、上述の命
令と同じである。

主記憶装置１２から読出されたデータは、出力バッファ
・レジスタ２６へロードされた後（ＬＳＲｌ４のレジス
タ・ロケーション０ではない）、サンプル・アウト・パ
ルスの発生に伴つて、そこから選択されたＩ／０装置の
方へ送られる。補助転送は行なわれない。装置０は、計
数レジスタ５０の下位６ビットから、装置の間接アドレ
ス指定を選択する。また、出力バッファ・レジスタ２６
の最初の内容は、ＬＳＲｌ４のレジスタ・ロケーション
０から選択される。算術及び論理命令 第３Ａ図乃至第３Ｃ図に示される算術及び論理命令は、
データ変更（ＭＤ）及びオペランド変更（ＭＯ）である
。

算術命令には、桁上げ付き又は桁上げなしの加算及び減
算が含まれる。これらは、２の補数の形又はバックｗ進
数（各ビット・フィールドに、正負符号のない１つの托
進デイジ”ツトが含まれる）の形で実行することができ
る。算術演算は、マイクロプロセッサ内部のレジスタ（
累算レジスタ３牡拡張レジスタ３６、計数レジスタ５０
及び出力バッファ・レジスタ２６）の間で実行すること
ができる。また、累算レジスタ３４又は拡張レジスタ３
６は、？Ｒｌ４の困のレジスタ・ロケーションのうちの
１つと算術的に組合わせることができ、この場合、演算
結果は、ＬＳＲｌ４の０つのレジスタ・ロケーション又
は拡張レジスタ３６に記憶される。マイクロプロセツｌ
サ９の内部レジスタ間で実行されるすべての算術命令は
、半ワード●モード、上位モード専用モード、下位バイ
ト・モード又は下位４桁１６進ビット・モードで実行さ
れ得る。これらの各モードにおける残りのビットは変更
されない。論理命令には、アンド、オア及び排他的オア
が含まれる。

これらの論理命令は、内部レジスタ間でのみ実行される
場合には、上述の算術命令のときと同じように、下位４
桁托進ビット・モード、下位バイト・モード、上位バイ
ト・モード又は半ワード・モードで実行され得る。ＬＳ
Ｒｌ４を使用する場合には、すべての論理命令は、半ワ
ードモードでのみ実行され得る。データ変更（ｒｌ−４
Ｄ） 累算レジスタ３４又は拡張レジスタ３６の内容は、この
データ変更命令により、１ＳＲ１４の内容（これは変更
されない）で変更され得る。

また、？Ｒｌ４の指定されたレジスタ・ロケーションの
内容は、拡張レジスタ３６の内容を用いて変更すること
ができる。この場合、拡張レジスタ３６の内容は変更さ
れず、結果はＬＳＲｌ４の選択されたレジスタ・ロケー
シヨンヘロードされる。更に、入力母線１０へデータを
供給するために、任意の１／０装置が選択され得る。こ
のデータは、拡張レジスタ３６にあるデータで変更する
ことができ、そして変更結果は、出力バッファ・レジス
タ２６（ＬＳＲＯではない）へデータをセットし、続い
て出力母線２０の方へ送り出すことにより（？ＣＲｌ４
のレジスタ●ロケーション０へも送られる）、同じＩ／
０装置へ戻される。もしデータ変更命令のアドレス部分
がＯに設定されていると、入力母線１０上にはＯのデー
タが生じる。オア操作を用いることにより、拡張レジス
タ３６から出力バッファ・レジスタ２６への移動が行な
われる。出力バッファ●レジスタ２６は、アンド操作を
用いることにより、すべてＯに設定される。データ変更
命令によつて指定され得る変更操作は、桁上げ付き若し
くは桁上げなしの２進加算又は桁上げ付きのバックｗ進
加算、借り付きの２進又はバックｗ進減算（ＬＳＲｌ４
又はＩ／Ｏ装置からの減算は行なわれない。この反対は
よい）、アンド、オア及び排他的オアである。ＬＳＲｌ
４が指定される場合には、そのレジスタ・ロケーション
０は、計数レジスタ５０の下位６ビットからＬＳＲｌ４
又はＩ／０装置の間接アドレス指定を選択する。オペラ
ンド変更（ＭＯ） オペランド変更命令においては、累算レジスタ３４又は
拡張レジスタ３６が変更される。

拡張レジスタ３６の内容は、出力バッファ・レジスタ２
６によつて変更することができる。拡張レジスタ３６が
０であれば、ＬＳＲｌ４のレジスタ・ロケーション０（
出力バッファ●レジスタ２６）の内容を拡張レジスタ３
６及びＬＳＲｌ４のレジスタ●ロケーション１乃至１５
の１つへ移動させることができる。オペランド変更命令
は、累算レジスタ３４、拡張レジスタ３６又は計数レジ
スタ５０／エラー・”レジスタ４６の任意の組合わせの
間での移動操作が付加され、計数レジスタ５０／エラー
・レジスタ４６からの減算が許されない（逆はよい）と
いう点を除くと、前述のデータ変更命令と同じである。

また、上述のすべての操作は、計数レジスタ５０／エラ
ー・レジスタ４６の上位バイトが存在しないという点を
除くと、半ワード、上位バイトのみ、下位バイトのみ又
は下位托進ディジットのみで実行され得る。上述の各操
作が終了すると、ＬＳＲｌ４の選択されたレジスタ●ロ
ケーション（１乃至１５の１つ）へ半ワード結果（計数
レジスタ５０／エラー・レジスタ４６の上位バイトニ現
条件コード・レジスタ４８／割込みマスク・レジスタ４
４）が移動され得る。論理シフト 第４Ａ図及び第４Ｂ図に示したシフト操作は、一時に１
ビットずつ左方向又は右方向に行なわれる。

シフト回路はレジスタ長によつて異なる。累算レジスタ
３４及び拡張レジスタ３６は、各々１乃至１６ビット位
置のシフトが可能である。乗算及び除算について倍精度
が要求される場合には、累算レジスタ３４は拡張レジス
タ３６の上位レジスタになり、両レジスタが結合されて
、１つの３２ビット●レジスタが構成される。この３２
ビットのレジスタは、算術右シフト、左シフト計数、論
理左シフト、論理右シフト、左シフト回転及び右シフト
回転のうちの任意のモードにおいて１乃至３２ビット位
置のシフトを行なう。１６ビットのレジスタの８ビット
位置の回転と等価なより高速の動作は、１マイクロ命令
サイクルで実行することができる。

この動作は、１バイト入替え（Ｂｙｔｅｔｗｉｓｔ）Ｊ
と呼ばれている。即時変更（ＩＭ） 即時変更命令のタイミングは第３Ｃ図に示されている。

プログラム●レジスタ３０からの１バイトのデータ（０
Ｐビット８乃至１５）が、先行のＫＳＩＥ制御命令によ
つて選択された累算レジスタ３４、拡張レジスタ３６又
は計数／エラー・レジスタ５０，４６の下位バイトと組
合わされる。累算レジスタ３４又は拡張レジスタ３６が
選択された場合の組合わせ操作は、減算、ロード、オア
、アンド、排他的オア及び加算である。加算（減算）の
結果発生された桁上げ（借り）は、上位バイトの方へ伝
播される。計数／エラー・レジスタ５０，４６の場合の
組合わせ操作は、オア、アンド、ロード及び加算である
。加算操作又は減算操作においては、どのような桁上げ
入力も無視されて、新しい条件コードがセットされる。
条件付ぎ飛越し（ＪＣ）第４Ｂ図にタイミングが示され
ている飛越し命令は、テストの結果が否定的な場合に実
行される。

命令中のマスク・バイト及び選択されたレジスタの下位
８ビット（下位バイト）を用いて行なわれるテストには
次のようなものがある。（１）マスクと下位バイトとが
等しい。（２）マスクが下位バイトよりも大きい。（３
）マスク・ビットが下位バイト中のオン・ビットについ
てテストされ、残りの非選択ビットは無視される。（４
）マスクが下位バイト中のオフ・ビットについてテスト
され、残りのビットは無視される。４つの条件コード及
び４つのプログラム制御標識ビットを有する現条件コー
ド・レジスタ４８は、マスクを用いてテストされ、オン
／オフ・ビットの選択及び条件の任意の組合わせによる
飛越しが行なわれる。

もしテストの結果が否定的であれば、次の命令はスキッ
プされる。また、累算レジスタ３４又は拡張レジスタ３
６の上位置随ゾーン・ディジットも、全６６０″条件に
ついてテストされ得る。ブランチ操作 ブランチ操作には、条件付きブランチ及び無条件ブラン
チがあるが、これらは、ＲＯＳｌ６の任意の４Ｋ範囲て
実行され得る。

無条件ブランチを行なう前に、現命令アドレス●レジス
タ３２の内容に１を加えたものをＬＳＲｌ４の１つのレ
ジスタ・ロケーションに記憶させることにより、ブラン
チ連係操作が行なわれる。ブランチ連係操作が行なわれ
たサブルーチンへの復帰は、ＬＳＲｌ４に記憶された上
述のアドレスをｕ玉１４から取出して、命令アドレス・
レジスタ３２へ戻すことにより行なわれる。ブランチ命
令の第２のグループは、多重テーブル・ブランチ操作を
実行する。

この多重テーブル●ブランチ操作は、マイクロプロセッ
サ●レジスタの下位４つの１随ビット、次の４ビット（
これらはゾーン●ビットであつて、下位の４ビット又は
６ビットは無視される）、又は８ビット全部に基いて実
行可能であり、従つて、２５６ウェイのテーブル・ブラ
ンチが行なわれることになる。これに基き、８ビットの
０Ｐコードは、テーブルからの無条件ブランチ命令によ
り解読され得る。ブランチ命令の第３のグループは、１
曜類の条件（例えば、レジスタが零か否か、レジスタが
負か否か）に基く符号付き変位ブランチ操作を実行する
。変位ブランチ操作は、命令から８ビットの変位を取出
して、これを正負符号付きの１６ビットの数として現命
令アドレス・レジスタ３２の内容に加算することによつ
て行なわれる。他の命令は、１又は１６だけ減分される
計数レジスタ５０の内容に基く変位ブランチ操作を実行
し、結果が全部０であるか否か、下位４ビットが全部０
であるか否か、下位４ビットが全部１であるか否か、上
位４ビットが全部１であるか否かなどに応じて、ブラン
チが行なわれる。

論理移動一計数（ＬＭ） 第３Ｂ図にタイミングが示されている論理移動−計数命
令は、？Ｒｌ４の指定されたレジスタロ”ケーシヨン１
乃至６３の内容を、命令アドレスレジスタ３２、累算レ
ジスタ３４、拡張レジスタ３６、又は組合わされた現条
件コード・レジスタ４８及び計数レジスタ５０へ選択的
に移動させる。

移動中の内容は、＋１又は−１だけ変更される場合があ
り（累算レジスタ３４又は拡張レジスタ３６への単一バ
イトの移動を除く）、変更された値は、？Ｒｌ４の選択
されたレジスタ・ロケーション１乃至６３へ書戻される
。これと反対に、指定されたレジスタ（命令アドレス・
レジスタ３２、ｌ累算レジスタ３牡拡張レジスタ３６、
又は組合わされた現条件コード・レジスタ４８及び計数
レジスタ５０）の内容が、そのまま又は＋１若しくは−
１の変更を伴つて（累算レジスタ３４又は拡張レジスタ
３６からの単バイトの移動を除く）ＬＳＲｌ４の選択さ
れたレジスタ●ロケーション１乃至６３へ移動される場
合がある。バイト移動においては、累算レジスタ３４又
は拡張レジスタ３６の上位バイト及び下位バイトの何れ
かを指定することができるが、上述のように、移動中の
バイトの変更は行なわれない。命令アドレス・レジスタ
３２の内容は、ＲＯＳｌ６のための１６ビットのアドレ
スを構成する。現条件コード・レジスタ４８は、増分又
は減分が指定されていなければ、計数レジスタ５０との
組合わせにおける上位バイトとしてのみ選択され得る。
また、割込みマスク・レジスタ４４及びエラー●レジス
タ４６は、もし前述のＫＳＩＥ制御命令によつてセット
されていると、現条件コード・レジスタ４８及び計数レ
ジスタ５０に代つて使用され得る。論理移動一計数命令
がＬＳＲｌ４のレジスタ・ロケーション０を指定してい
ると、現条件コード・レジスタ４８及び計数レジスタ５
０が行先レジスタ又は源レジスタとして選択された場合
を除き（これらとＬＳＲｌ４のレジスタ・ロケーション
０との間でデータの移動が行なわれるため）、計数レジ
スタ５０の下位６ビットからＬＳＲｌ４の間接アドレス
指定が選択される。１／Ｏ動作 本実施例では、特別のＩ／０命令は使用されない。

Ｉ／０装置との間のプログラム制御によるデータ又は制
御メッセージの直接転送は、記憶装置フエツチ命令、記
憶装置論理書込み命令、データ変更命令及び制御命令に
よつて行なわれる。記憶装置フエツチ命令は、主記憶装
置１２から母線２３，２５及び２８によつて構成される
内部データ・バスを介してＩ／０装置へデータを転送す
る。論理書込み命令は、拡張レジスタ３６又は松蛋１４
の１つのレジスタ●ロケーションからのアドレスを用い
て、Ｉ／Ｏ装置から入力母線１０を介して主記憶装置１
２へデータを直接転送する（マイクロプロセッサ９の中
は通らない）。データ変更命令は、Ｉ／０装置からデー
タを取出して、このデータに対し拡張レジスタ３６を用
いたＡＬＵ操作を行ない、その結果を出力ビツフア●レ
ジスタ２６から出力母線２０を介して■／０装置へ戻す
。或る制御命令は、ＬＳＲｌ４の指定されたレジスタ・
ロケーション０乃至１５又は命令中の即値データ・フィ
ールドからＩ／０装置の方へデータを出力するのに使用
することができる。任意のＩ／０装置から累算レジスタ
３４、拡張レジスタ３６又は爲Ｒｌ４のレジスタ・ロケ
ーション０乃至１５へのデータ転送は、別の制御命令に
よつて行なうことができる。何れの場合にも、命令によ
つて直接指定されるか又は計数レジスタ５０の内容を用
いて間接指定される装置アドレスは、ＬＣＯ出力線４１
及び補助アドレス母線２１（松蛋１４のアドレス指定に
も使用される）を介してＩ／０装置へ送られる。

１／０転送動作は、一対の接続手順信号即ちサンプル・
イン及びサンプル・アウトによつて同期をとられる。

これらの接続手順信号は、ホールド・クロック・インと
共に用いられて、線の長さ及び■／０装置の動作の遅延
とは無関係に、非同期■／Ｏ転送動作を実行させ得る。

【図面の簡単な説明】

第１図は第１Ａ図乃至第１Ｃ図のつながりを示すブロッ
ク図、第１Ａ図乃至第１Ｃ図は本発明に従うマイクロコ
ンピュータの一実施例を示すブロック図、第２図は第２
Ａ図及び第２Ｂ図のつながりを示すブロック図、第２Ａ
図及び第２Ｂ図はＦＳ命令及びＬＷ命令の実行のタイミ
ングを示すタイミング図、第３図は第３Ａ図乃至第３Ｃ
図のつながりを示すブロック図、第３Ａ図乃至第３Ｃ図
はＭＤ命令、ＭＯ命令、ＬＭ命令、ＩＭ命令及び制御命
令の実行のタイミングを示すタイミング図、第４図は第
４Ａ図乃至第４Ｃ図のつながりを示すブロック図、第４
Ａ図乃至第４Ｃ図は？命令、ＪＣ命令、Ｋ命令及びＢＵ
命令の実行のタイミングを示すタイミング図、第５図は
割込み／サイクル・スチール処理機構の詳細を示すブロ
ック図である。 １０・・・入力母線、１２・・・主記憶装置、１４・・
・ＬＳＲｌｌ６・・・ＲＯＳｌｌ８・・・駆動装置、２
０・・・出力母線、２１・・・補助（ミニ）アドレス母
線、２２・・・ＡＬＵｌ２４・・・合計レジスタ、２３
，２５，２８・・・内部母線、２６・・・出力バッファ
・レジスタ、３０・・・プログラム●レジスタ、３２・
・・命令アドレス・レジスタ、３４・・・累算レジスタ
、３６・・・拡張レジスタ、３８・・・減分レジスタ、
４０・・・江℃レジスタ、４２・・・保管条件コード・
レジスタ、４４・・・割込みマスク・レジスタ、４６・
・・エラー・レジスタ、４８・・・現条件コード・レジ
スタ、５０・・・計数レジスタ、５２・・・割込みゲー
ト、５３・・・共通ボール母線、５４・・・優先順位符
号器、５６・・・現割込みコード・レジスタ、５８・・
・比較装置、６０・・・４相発生器、６２・・・命令解
読装置、６４・・・補助クロック装置、６６・・・基本
クロック装置。

Claims (1)

【特許請求の範囲】
1. １ Ｉ／Ｏ装置によつて各々選択的に付勢されて優先順
   位を付けられたサイクル・スチール・リクエスト又は割
   込みリクエストを転送する複数の線を含む共通ポール母
   線と、何れかのＩ／Ｏ装置がサイクル・スチール・リク
   エストを有していることを知らせる共通サイクル・スチ
   ール・リクエスト線と、前記割込みリクエストを処理す
   るためのプログラムを記憶する記憶装置と、前記割込み
   リクエストの受付けを選択的に禁止する割込みマスク手
   段と、前記共通ポール母線及び前記割込みマスク手段に
   接続され、許可された割込みリクエストを知らせる割込
   みゲート手段と、前記共通サイクル・スチール・リクエ
   スト線の付勢に応答して、前記共通ポール母線からの割
   込みリクエストの除去及びサイクル・スチール・リクエ
   ストの転送を前記Ｉ／Ｏ装置に要求するサイクル・スチ
   ール手段と、前記共通ポール母線を転送されてきたサイ
   クル・スチール・リクエスト又は前記割込みゲート手段
   からの許可された割込みリクエストの優先順位に応じて
   各々のリクエストを処理する手段と、を有するデータ処
   理システム。