CH623947A5 - - Google Patents

Description

Die Erfindung betrifft eine Mikroprozessor-Anordnung nach dem Oberbegriff des Patentanspruches 1.

Zum Stand der Technik gehören Mikroprozessoren mit drei oder vier separaten Funktionsgrundkomponenten (siehe Microprocessore, Electronics «Book Series», 1975, insbesondere Seiten 2 bis 6). Die erste Komponente ist ein Festwert-Mikroinstruktionsadressregister für die Erhöhung, Verzweigung und Verbindung einzelner Maschinenelemente. Die zweite Komponente ist die zentrale arithmetische/logische

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Einheit, nachfolgend ALU genannt, mit ihren zugehörigen Registern und Datenbahnen. Die dritte Komponente ist die Adressier- und Datenverbindung mit dem Hauptspeicher, die im allgemeinen als Eingabe/Ausgabeeinheit behandelt wird und in der Architektur mit anderen Eingabe/Ausgabegeräten des Systems kombiniert ist. Bei ausreichender Verfeinerung des Mikroprozessors ist noch ein vierter Teil aus Registern-und Datenbahnen vorhanden, im allgemeinen Kanal genannt. Dieser dient zur Ausführung prioritätsgebundener Unterbre-chungsumschaltungen und als Option der prioritätsgesteuerten Multiplex-Zykluszuordnung (manchmal auch direkter Speicherzugriff oder DMA genannt).

Die heutigen Mikroprozessoren können in zwei Gruppen unterteilt werden, die die oben beschriebenen Funktionen auf einen Satz von mehreren Chips verteilen. In der ersten Gruppe werden die verschiedenen Funktionen separaten Chips zugeordnet, beispielsweise einem ALU-Chip, einem Steuer-Chip, einem Adress-Chip einem E/A-Chip und ROS/RAM-Chip (manchmal die Adresssteuerung). Bei der zweiten Gruppe werden die Prozessorfunktionen auf eine Anzahl identischer Chips verteilt. Diese Technik wird «Bitscheibentechnik» genannt und verlangt gewöhnlich separate E/A-Steuer-Chips (siehe obengenannte Veröffentlichung, Seiten 29 bis 34,35 bis 40 und 93 bis 104).

Beide oben beschriebenen Lösungsmöglichkeiten verlangen umfangreiche Verbindungen zwischen den Chips, die jedoch durch die Anzahl der verfügbaren E/A-Stifte begrenzt sind und demzufolge zu einer Verdoppelung der Logik und auch zu Verzögerungen durch die erforderlichen Treiber und Empfänger ausserhalb der Chips führen. Wenn die Daten- oder Adressammelleitungen bidirektional sind, können Signale erst gesendet oder empfangen werden, wenn zwischen den Treibern und Empfängern eines jeden Chips ein Gesamt-Aus-schaltzustand und dann ein Gesamt-Einschaltzustand hergestellt ist. Das führt zu weiteren Verzögerungen. Ausserdem verlangt jede dieser bidirektionalen Sammelleitungen E/A-Stifte und Treiber ausserhalb des Chips, was zu einem grösseren Layout und zu einer höheren Chipverlustleistung führt. Zur Überwindung dieser Nachteile kombinieren bestimmte Architekturen die Adress- und Datensammelleitungen zu einer im Zeitmultiplex betriebenen Einheitssammelleitung. Durch dieses Prinzip werden die Verzögerungen jedoch noch grösser. Ausserdem sind Prozessoren auf nur einem Chip aus der genannten Veröffentlichung, Seiten 22 bis 27, bekannt. Deren Leistungsfähigkeit hinsichtlich Datenflussbreite, logischer und arithmetischer Rechenleistung ist jedoch durch das Anschlussstift- und Sammelleitungs-Problem sowie die Taktierung und Zeitsteuerung begrenzt.

Der Erfindung liegt die Aufgabe zugrunde, eine Mikroprozessor-Architektur für einen Mikroprozessor auf einem Halbleiterchip mit einem Ringsammelleitungssystem und intern überlappt ablaufenden Operationen dahingehend zu verbessern, dass Einheiten durch mehrere Stufen von Unterbrechungen und Zykluszuordnungen die vorhandene arithmetisch/ logische Einheit und das Sammelleitungssystem mit einem Minimum an Steuerlogik und ohne zusätzliche Pufferregister gemeinsam benutzen können.

Die erfindungsgemässe Lösung besteht im Kennzeichen des Patentanspruchs 1.

Wenn das Adressregister in den Datenfluss der arithmetisch/logischen Einheit integriert ist und in abwechselnden Halbzyklen die arithmetisch/logische Einheit zur Erhöhung oder sonstigen Veränderungen der Instruktionsadresse im Festwertspeicher benutzt, kann die arithmetisch/logische Einheit auf Zeitteilerbasis für die Verarbeitung von Daten, die Erhöhung der Mikroinstruktionsadresse, die Verzweigung bei relativer Adressierung, die Verbindung von Unterroutinen, die Hauptspeicheradressierung, die Adressveränderung, den

Abruf und das Speichern von Daten, die Verarbeitung der prioritätsverknüpften Unterbrechungen und für Zykluszuordnungen gemeinsam verwendet werden. Überlappte Operationen sowie eine optimale Ausnutzung des vorhandenen Leitungssystems mit einer sehr niedrigen Anzahl von Anschlussstiften nach aussen, einschliesslich der dazu erforderlichen Eingangs- und Ausgangsschaltungen sowie Treiber, sind die Folge.

Ein Ausführungsbeispiel der Erfindung ist in den beigefügten Zeichnungen dargestellt und wird anschliessend näher beschrieben.

Es zeigen:

Fig. 1 einen Lageplan der Fig. 1A, 1B und IC, die in einem Schaltungs-Plan den Aufbau eines Mikroprozessors zeigen,

Fig. 2Ä, 2B, 2C, 3À, 3B, 3C, 4A, 4B, und 4C in Zeitdiagrammen die Ausführung eines Grundinstruktionssatzes, der an die Architektur des Mikrocomputersystems angepasst ist und die Fig. 2,3 und 4 die Beziehung dieser Zeitdiagramme zueinander.

Die vier Haupteinheiten des in Fig. 1 dargestellten Systems sind:

1. ein Zentralprozessor (CPU) 9, mit der arithmetischen und logischen Einheit 22 (nachfolgend ALU genannt), einem Kanal mit der Eingangssammelleitung 10, der Ausgangssammelleitung 12, der Adressammeileitung 21, der gemeinsamen Rufleitung 53 und Steuerleitung 15 sowie mehreren Arbeitsregistern und einer Steuerschaltung,

2. lokale Speicherregister 14,

3. ein Hauptspeicher 12,

4. ein Festwertspeicher (ROS) 16, auch Ausführungsspeicher oder Mikroprogrammspeicher genannt.

Der Zentralprozessor 9 kann z.B. auf einem Chip ausgeführt sein, das in der heutigen Technik in einem Paket montiert ist, das weniger als 70 E/A-Stifte pro Modul braucht. Dieses CPU-Paket kann auf einer Karte zusammen mit einem Modul für den Festwertspeicher 16, einem Modul für die lokalen Speicherregister 14 (die z.B. 32 Register umfassen), zwei Modulen für die Hilfstreiber 18 und einem Oszillator (dargestellt durch die Ausgangsleitung 59) montiert sein. Ein kleiner Teil des Hauptspeichers 12 kann auch auf dieser Karte montiert sein oder auf einer zweiten Karte.

Daten, Instruktionen und Eingabe-/Ausgabebefehle werden zwischen der CPU 9 und anderen Einheiten über zwei unidi-rektionale Sammelleitungen übertragen, und zwar die Eingangssammelleitung 10 und die Ausgangssammelleitung 20. Die Eingangssammelleitung 10 empfängt Daten von den Ein-gabe-/Ausgabegeräten (nicht dargestellt), dem Hauptspeicher 12 über die Hauptspeichersammelleitung 11, vom Festwertspeicher 16 über die Festwertspeichersammelleitung 17 und von den lokalen Speicherregistern 14 über die Sammelleitung 13. Daten auf der Eingangssammelleitung 10 werden dem Programmregister 30 und direkt der arithmetisch/logischen Einheit 22 zugeführt. Wichtig ist vor allen Dingen die Tatsache, dass Daten und Informationen auf der Eingangssammelleitung 10 in einer Richtung der CPU 9 zugeführt werden. Treiber für die Übertragung der Daten vom Chip der CPU 9 über die Eingangssammelleitung 10 sind nicht erforderlich. Treiber, deren Leistung ausreicht, um Daten auf die Eingangssammelleitung 10 zu setzen, sind für den Hauptspeicher 12, die lokalen Speicherregister 14 und den Festwertspeicher 16 vorgesehen. Der Hauptspeicher 12 kann ausserdem Daten von der Eingangssammelleitung 10 nehmen, die vom lokalen Speicherregister 14 oder einem Eingabe/Ausgabegerät über die Sammelleitung 13 auf die Leitung gegeben wurden. Die Ausgangssammelleitung 20 leitet den Inhalt des Ausgabepufferregisters 26 an den Festwertspeicher 16, den Hauptspeicher Ì2, das lokale Speicherregister 14 und die E/A-Geräte (nicht

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Anschliessend werden die Eingabe-/Ausgabesammelleitungen 10,19, 20,21 und 31 und ihre Funktion kurz beschrieben.

Die Ausgangssammelleitung 20 umfasst 18 Leitungen für die Datenausgabe der E/A-Geräte und lokalen Speicherregister 14 sowie für die Adressausgabe des Hauptspeichers 12 und des Festwertspeichers 16.

Die Eingangssammelleitung 10 umfasst 18 Leitungen für Mikroinstruktionen vom Festwertspeicher 16, für die Dateneingabe von A/E-Geräten sowie lokalen Speicherregistern 14 und für die Dateneingabe und -ausgabe vom Hauptspeicher 12. Die gemeinsame Rufleitung 53 umfasst sieben Multiplex-Zykluszuordnungsleitungen oder sieben Unterbrechungsstufen-Anforderungsleitungen. Die Zykluszuordnungsaufruf-Leitung ist eine der Leitungen 19 und wird zum Zykluszuordnungsaufruf anstelle von Unterbrechungen auf der gemeinsamen Ruf-Sammelleitung 53 benützt. Löschen der Unterbrechungsprioritäten und Anfordern von Zykluszuordnungsprioritäten. Die Adressammelleitung 21 besteht hier aus sechs Leitungen zum Adressieren von bis zu 64 Stellen in den lokalen Speicherregistern 14, zur Signalisierung der Zykluszuordnungsstufe oder zur Adressierung von bis zu 63 Eingabe-/ Ausgabegeräten.

Zum Selektierausgang für die lokalen Speicherregister gehören die fünf Leitungen LSR-Selektion, Speicher-Selektion, ROS-Selektion, «Schreiben hohes Byte» und «Schreiben niedriges Byte», der Steuer- und Taktleitung 19. (Wenn «Schreiben hohes oder niedriges Byte» nicht angegeben ist, handelt es sich um eine Leseoperation.)

Ein Signal auf der Abfrageausgangsleitung einer der Steuer-und Taktleitungen 19 zeigt an, dass die LSR-Codeausgangssi-gnale oder ein Befehl während der Takte 3 bis 4 und 9 bis 14 gültig sind. Der Abfrageeingang schliesst eine gemeinsame Leitung ein, auf der ein selektiertes Gerät auf einen Abfrageausgang antworten kann und die Daten gültig machen kann, die es auf die Eingangssammelleitung 10 gesetzt hat, oder auf einen Befehl antworten kann.

Ein E/A-Gerät fordert beim Signalanstieg auf einer Zyklus-zuordnungs-Eingangsleitung eines Zykluszuordnungsaufrufs an und beim Signalabfall zeigt es an, dass seine Priorität auf der gemeinsamen Rufleitung 53 gültig ist.

Ein Signal auf einer Unterbrechungs-Eingangsleitung zeigt an, dass auf der gemeinsamen Rufleitung 53 Unterbrechungen für eines oder mehrere Geräte ausstehen. Die Prioritäten sind dabei auf der gemeinsamen Rufleitung 53 angegeben. Die Oszillatorausgangsleitung 59 liefert kontinuierlich ein rechtek-kiges Taktsignal.

Durch ein Signal auf der Rückstell-Eingangsleitung wird das System allgemein und nach der Stromeinschaltung zurückgestellt.

Die Ausgangsleitung für Takt 1 oder 9 ist eine der Steuer-und Taktleitungen 19 für die kontinuierliche Taktierung auf der Ausgangssammelleitung 20 derjenigen Daten, die vorher auf der Pufferregister-Ausgangsleitung 28 waren. Die Taktausgangssignale 6, 7 oder 14,15 (für Instruktionen für Doppelzyklus) auf den Leitungen 19 sorgen für die kontinuierliche Taktierung; ihr Abfallen zeigt das Ende einer Instruktion an.

Ein Sperrsignal für das hohe Speicherbyte wird vom Gerät erzeugt, wenn nur das niedrige Byte in den Hauptspeicher 12 geschrieben werden soll. Ein Sperrsignal für niedrige Speicherbytes wird vom Gerät abgegeben, wenn nur das hohe Byte in den Hauptspeicher 12 geschrieben werden soll. Wenn das Gerät beide Signale gleichzeitig anhebt, soll der Hauptspeicher gelesen werden.

Durch die Speicherdatenselektion können Daten vom Hauptspeicher 12 auf der Eingangssammelleitung 10 auftreten. Durch Sperren der Speicherdatenselektion kann ein Gerät seine Daten (beispielsweise eine Hauptspeicheradresse) auf die Eingangssammelleitung geben, damit sie in die lokalen Speicheradressregister (Adressregister für die Zykluszuordnung) geschrieben werden.

Das Steuersignal LSR-Schreiben wird vom Gerät abgegeben, um Datentabellen im Hauptspeicher zu verketten oder eine Erhöhung der Adresse im lokalen Speicherregister 14 zu verhindern.

Lokalspeicherregister-Ausgangscode (LCO)-Leitungen 21, Adressen 0 bis 63, zusammen mit LSR-Selektierleitung 19, adressieren das Lokalspeicherregister 14, Stellen 0 bis 63. Die Stellen 16 bis 23 werden für Unterbrechungen und die Stellen 24 bis 31 für Zykluszuordnungen benutzt. LCO 21 Adressen 1 bis 63 ohne LSR-Selektierleitung 19, adressieren E/A-Geräte 1 bis 63, wobei Adresse 0 für Kanalfunktionen reserviert ist.

Im Zentralprozessor 9 verläuft die Eingangssammelleitung 10 zur ALU 22 und zum Programmregister 30. Die Ausgabe des Programmregisters 30 wird über die Leitung 33 an die ALU 22 und an den Instruktionsdecodierer 62 geführt. Der Adressteil einer im Programmregister gespeicherten Instruktion wird ausserdem über die Leitung 31 an das LSR-Ausgabesteuerregister 40 und das Erniedrigungsregister 38 gegeben. Die Ausgabe des Erniedrigungsregisters 38 wird über die Leitung 39 an das Programmregister 30, das «Laufende Bedin-gung»-Register 48 und das Zählregister 50 zurückgeführt. Die Ausgabe des Zählregisters 50 wird über die Leitung 51 an das Erniedrigungsregister 38 und das LSR-Ausgabesteuerregister 40 geleitet. Die Ausgabe des Registers 48 wird über die Leitung 49 an das Register 42 für den reservierten Bedingungscode gegeben. Die Ausgaben des Registers 48 und des Zählregisters 50 werden über die Leitung 43 auch an die ALU 22 gegeben. Der Datenfluss der CPU 9 ist 16 Bit für die ALU 22 und folgende Operantenregister:

Das Akkumulatorregister 30, dessen Inhalt über die Leitung 33 auf jede Seite der ALU 22 geleitet werden kann.

Das Akkumulatorerweiterungsregister 36, dessen Inhalt über die Leitung 37 auf jede Seite der ALU 22 geleitet werden kann.

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Das Totalregister 24 ist der Ausgabepuffer für die ALU 22 und wird von der Sammelleitung 23 geladen. Das Programmregister 30 hält die Mikroinstruktion, die durch den Instruk-tionsdecodierer 62 decodiert und dann ausgeführt werden soll. Der Inhalt des Programmregisters 30 kann auch über die Sammelleitung 33 in die ALU 22 geleitet werden. Der Inhalt des Mikroinstruktions-Adressregisters 32 kann über die Leitung 29 in die ALU 22 geleitet werden zur Adressmodifikation oder für Verzweigungs- und Verbindungsoperationen. Mit dem Zählregister 50 werden Verschiebungen gezählt und die lokalen Speicherregister 14 indirekt adressiert. Der Inhalt des Zählregisters 50 kann zur Ausführung verschiedener Operationen über die Leitung 43 zur ALU 22 geleitet werden. Der Ausgabepuffer 26 hält auf die Pufferregister-Ausgangsleitung 28 gegebene Daten fest. Hinter dem Hilfstreiber 18 erscheint diese Pufferregister-Ausgangsleitung 28 als Ausgangssammelleitung 20. Besondere noch zu beschreibende Instruktionen retten den Inhalt des Ausgabepufferregisters 26 in die lokalen Speicherregister 14, Pos. 0, wo sie dann für verschiedene Operationen über die Eingangssammelleitung 10 in die ALU 22 eingegeben werden können. Die Ausgabe des Totalregisters 24 erscheint auf der Sammelleitung 25 und wird unter Steuerung der Signale vom Instruktionsdecodierer 62 weitergeleitet, um folgende Register zu laden: Das Mikroinstruktionsadress-register 32, das Akkumulatorregister 34, das Akkumulator-Erweiterungsregister 36, das Fehlerregister 46, das Unterbrechungsmasken-Register 44, das Zählregister 50, das «Laufende Bedingung»-Register 48 und das Ausgabepufferregister 26. Die Ausgabe des Unterbrechungsmasken-Registers 44 wird über die Leitungen 45 und 43 der ALU 22 und über die Leitung 45 dem Unterbrechungstor 52 zugeführt. Ausserdem kann die aus den vier wertniederen Bits bestehende Ausgabe des Totalregisters 24 über die Leitung 27 den werthohen Bits des Mikroinstruktions-Adressregisters 32 zugeführt werden.

Die für Zykluszuordnungen und Unterbrechungsanforderungen multiplex geschaltete gemeinsame Rufleitung 53 ist mit dem Unterbrechungstor 52 und dem Prioritätscodierer 54 verbunden. Die Verbindung mit dem Prioritätscodierer 54 dient Zykluszuordnungen, die eine höhere Priorität haben als Unterbrechungen. Die Ausgabe des Unterbrechungstores 52 wird über die Leitungen 69 an den Prioritätscodierer 54 geleitet. Seine Ausgabe wird über die Leitungen 55 an das Register 56 für laufende Unterbrechungen an eine Unterbrechungs-Testschaltung 58 und an das LSR-Ausgabesteuerregister 40 geleitet. Die Ausgabe der Unterbrechungs-Testschaltung 58 erscheint auf der Leitung 63 zum Forcieren eines Unterbre-chungs-Erzwingungssignals für eine höhere Stufe. Die Ausgabe des Registers 56 wird über die Leitungen 57 an die Unterbrechungs-Testschaltung 58 und an das LSR-Ausgabesteuerregister 40 geleitet.

Die Taktsignale auf Leitung 59 von einem Einphasenoszillator werden dem 4-Phasen-Generator 60 zugeführt, dessen Ausgabe auf der Leitung 61 zum Taktgeber 66 und zum Hilfstaktgeber 64 läuft. Mit den Ausgangssignalen dieser Taktgeber und Ausgangssignalen des Instruktionsdecodierers 62 wird der Betrieb der CPU 9 einschliesslich der Durchschaltung der Sammelleitung zu den verschiedenen Operandenregistern und der Zeitteilung der verschiedenen Sammelleitungen und Register gesteuert.

Im Zusammenhang mit Fig. 5 wird die Zykluszuordnung und der Unterbrechungskanal genauer beschrieben. Soweit wie möglich werden dieselben Bezugszahlen wie für die Elemente in Fig. 1 benutzt. Die Leitungen 530 bis 536 in Fig. 5 stellen die einzelnen Leitungen der gemeinsamen Rufsammelleitung 53 in Fig. 1 in negativer Logik dar. Die Leitungen 450 bis 456 sind die Ausgangsleitungen des Unterbrechungs-Maskenregi-sters 44. Die Aufrufzykluszuordnungs-Verriegelung 75 hat eine Ausgangsrückstell-Leitung 450 (zum 0-Bit des Unterbre-

chungs-Maskenregisters 44 gehörend) mit den Signalen auf der Ausgangsrückstell-Leitung 80 UND-verknüpft und das Ergebnis mit den Signalen auf der Leitung 530, die die O-Bitposition der gemeinsamen Rufleitung 53 darstellen, NOR-verknüpft. Das Ergebnis erscheint auf der Leitung 520. In ähnlicher Weise werden die Bits 1 bis 6 des Unterbrechungs-Maskenre-gisters 44 auf den Leitungen 451 bis 456 mit den Signalen auf der Ausgangsrückstell-Leitung 80 UND-verknüpft und die Ergebnisse mit den Bitpositionen 1 bis 6 der gemeinsamen Rufleitung 53 auf den Leitungen 531 bis 536 NOR-verknüpft. Die Ergebnisse erscheinen auf den Leitungen 521 und 526. Die Leitung 520 wird zu den NOR-Gliedern 86,94 und 95 geführt. Die Leitung 521 führt zu den NOR-Gliedern 86,90 und 95, die Leitung 522 zum NOR-Glied 86 und zum UND-Glied 91. Die Leitung 523 führt zu den NOR-Gliedern 86 und 90, die Leitung 524 zum NOR-Glied 86 und zum UND-Glied 92. Die Leitung 525 führt zum UND-Glied 88 und zum NOR-Glied 90. Die Leitung 526 führt zum UND-Glied 93. Die Ausgabe des NOR-Gliedes 86 erscheint als —4 Prioritätsleitung 544 und führt zu den UND-Gliedern 87, 88 und 92, zum Register 56 für die laufende Unterbrechung (Pos. 4), zur Unterbrechungsprüfschaltung 58 sowie zum UND-Glied 82. Die Ausgabe des NOR-Gliedes 95 erscheint auf der —2 Prioritätsleitung 542 und wird dem UND-Glied 91, dem Register 56 für die laufende Unterbrechung (Pos. 2), der Unterbrechungsprüfschaltung 58 und dem UND-Glied 82 zugeführt. Die Ausgabe des NOR-Gliedes 90 geht zum UND-Glied 93. Im NOR-Glied 95 werden die Ausgaben der UND-Glieder 87 und 88 mit den Signalen auf den Leitungen 520 und 521 verknüpft. Im NOR-Glied 94 werden die Ausgaben und UND-Glieder 91, 92 und 93 mit den Signalen auf der Leitung 520 verknüpft und erscheinen auf der Leitung 541, die zum Register 56 für die laufende Unterbrechung (Pos. 1), zur Unterbrechungsprüfschaltung 58 und zum UND-Glied 82 führt.

Mit dem invertierten Signal auf der Zuordnungsanforde-rungsleitung 68 wird die Aufrufzyklus-Zuordnungsverriegelung 75 verriegelt. Das einschaltende Ausgangssignal dieser Verriegelung auf den Leitungen 77 verriegelt die Zykluszuord-nungs-Bestätigungsschaltung. Die Rückstellausgabe der Auf-rufzyklus-Zuordnungsverriegelung 75 auf der Ausgangsrück-stelleitung 80 sperrt die UND-Glieder im Unterbrechungstor 52 und schaltet die Unterbrechungsstufen-Umschaltverriegelung 84 ab. Deren Ausgabe auf den Leitungen 79 steuert die Ladeleitung für eine neue Unterbrechungsstufe 72 und erregt die Leitung 57 für die laufende Unterbrechungsstufe. Das negative Signal auf der Unterbrechungsanforderungs-Leitung 70 wird der Zykluszuordnungs-Bestätigungsschaltung 76 zugeführt und für die Unterbrechungsstufen-Umschaltverriegelung 84 invertiert. Das negative Signal auf der Zuordnungsanforde-rungsleitung 68 wird ebenfalls an die Zykluszuordnung-Bestätigungsschaltung 76 geleitet. Der Einschaltausgang erscheint auf der Leitung 55 und wird im UND-Glied 89 mit einem Taktimpuls auf der Leitung 85 verknüpft. Das Signal auf der Leitung 78 läuft zum UND-Glied 82 und zu den werthohen Bit-Eingangsleitungen 834, 835, um in diese einen vorgegebenen Code zu zwingen.

Die Leitungen 310 bis 314 stellen die wertniederen Bitpositionen des Adressteiles des Programmregisters 30 dar und sind in Fig. 1 als Leitung 31 dargestellt. Die Leitungen 310 bis 314 werden auf die UND-Glieder 83 geführt, wo ihre Signale einzeln mit den Signalen auf der Mikroinstruktions-Einschalt-leitung 74 verknüpft werden. Dann laufen sie über die Ausgangsleitungen 831 bis 835 zum LSR-Ausgabesteuerregister 40.

Die Ausgänge der UND-Glieder 82 werden über eine DOT-ODER-Verknüpfung mit den Signalen auf den Leitungen 831 bis 833 verbunden, den wertniederen Bitpositionen des Einganges zum LSR-Ausgabesteuerregister 40. Genauso s

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werden die Ausgangsleitungen und UND-Glieder 81 mit den wertniederen Leitungen 831 bis 833 verbunden, die zum LSR-Ausgabesteuerregister 40 führen. Im UND-Glied 81 werden die auf den Leitungen 561, 562 und 563 erscheinenden Aus-gangssignale des Registers 56 für die laufende Unterbrechung mit den Signalen auf der Einschaltleitung für die «Laufende Unterbrechung»-Stufe 73 und der Unterbrechungsprüfschaltung 58 verknüpft. Die Einschaltleitung für die «Laufende Unterbrechung»-Stufe 73, die den Inhalt des Registers 56 für die laufende Unterbrechung auf die drei wertniederen Eingangsleitungen zum LSR-Ausgabesteuerregister 40 leitet, zwingt auch auf die werthohen Eingangsleitungen 834, 835 ähnlich wie auf die Leitung 78 einen bestimmten jedoch diesmal anderen Code, um so auf die Ausgangsleitungen 41 des LSR-Ausgabesteuerregisters 40 eine Adresse zu setzen, die auf eine andere Stelle im lokalen Speicherregister 14 zeigt.

Zykluszuordnungen haben gegenüber Unterbrechungen Priorität. Signale auf der ZyMuszuordnungsanforderungs-Leitung 68 heben sofort den normalen kontinuierlich laufenden Unterbrechungsaufruf auf, indem sie die Aufrufzyklus-Zuordnungsverriegelung 75 verriegeln und so alle Geräte auffordern, ihre Zykluszuordnungsprioritäten auf die gemeinsame Rufleitung 53, Leitung 530 bis 536, zu setzen und ihre Unterbrechungsanforderungen zurückzuziehen. Wenn das Signal auf der Unterbrechungsanforderungs-Leitung 70 nicht mehr vorhanden ist, wird dadurch dem Mikroprozessor 9 angezeigt, dass alle Geräte ihre Unterbrechungsprioritätsbits von der gemeinsamen Rufleitung 53 genommen haben. Wenn das Signal auf Zuordnungsanforderungs-Leitung 68 verschwindet und die Aufrufzyklus-Zuordnungsverriegelung 75 verriegelt wird, wird sichergestellt, dass die Ausgangsleitungen 541, 542,544 des Prioritätscodierers 54 auf das LSR-Ausgabesteuerregister 40 geschaltet werden können, zusammen mit den Zykluszuordnungs-Modifizierbits auf den Leitungen 78 in den werthohen Positionen 834 und 835. Ausserdem werden Signale auf den Zykluszuordnungsbestätigungs-Leitungen 55 an die E/A-Geräte gegeben. Das Zykluszuordnungsregister in den lokalen Speicherregistern 14, das von Signalen auf der Ausgangsleitung 41 adressiert wird, liefert die indirekte Hauptspeicheradresse auf die Sammelleitung 13, die auch durch die arithmetisch/logische Einheit 22 erhöht werden kann, um Daten vom Gerät zu holen oder dort zu speichern. Die Zykluszuordnungsstufe mit der niedrigsten Priorität braucht kein Prioritätsbit und ihr erzwungener Geräteadress-teil ist null, um alle binären Geräteadressen zu ermöglichen. Am Anfang des Zykluszuordnungszyklus wird die Äufrufzy-klus-Zuordnungsveniegelung 75 zurückgestellt, um in den kontinuierlichen Unterbrechungsaufruf oder die sequenzielle Ausführung der Mikroinstruktion zurückzukehren. Die Aufrufzyklus-Zuordnungsverriegelung 75 kann auch wieder verriegelt werden, weil sie erst entriegelt werden muss, damit die Geräte wieder die Zuordnungsanforderungs-Leitung 68 erregen können, wenn sequenzielle Zyklusordnungen gebraucht werden. Das Unterbrechungsmasken-Register 44 wird immer abgeschaltet, wenn die Aufrufzyklus-Zuordnungsverriegelung 75 verriegelt wird. Asynchrone Zykluszuordnungs-Anforderungen der Geräte können durch Mikroprozessortaktierung oder durch Verriegelung der Aufrufsammelleitung so gesteuert werden, dass die Prioritätsschaltung stabilisiert werden kann.

Organisation einer unidirektionalen Sammelleitung für Eingabe/Ausgabe

Die Verbindung der unidirektionalen externen Eingabe- und Ausgabesammelleitungen intern in einer geschlossenen Schleife mit der arithmetisch/logischen Einheit 22 gestattet die interne Verarbeitung und die externe Veränderung von E/A-Daten, die Unterbrechungsebenenumschaltung und die Erhöhung der Zykluszuordnungsadresse, so dass mehrere Stufen von Unterbrechungen und Zykluszuordnungen die vorhandene arithmetisch/logische Einheit 20 und die Datenbahn mit einem Minimum an Steuerlogik und ohne zusätzliche Pufferregister gemeinsam benutzen können.

Dazu wird eine unidirektionale Sammelleitung verwendet, die von und zum CPU-Chip 9 führt. Daten und Adressen werden auf derselben Ausgangssammelleitung gemischt. Die Eingangssammelleitung 10 ist die einzige Dateneingangssammelleitung zum CPU-Chip 9. Der Hauptspeicher 12 ist an diese Sammelleitung ebenso angeschlossen wie die lokalen Speicherregister 14. Während die unidirektionale Funktion der Eingangssammelleitung 10 bezüglich des CPÜ-Chip 9 aufrechterhalten wird, wird die Eingangssammelleitung 10 vom Hauptspeicher 12 zum Lesen und Schreiben von Daten benutzt, während die Ausgangssammelleitung 20 die Adresse des Hauptspeichers 12 hält.

Die Eingangssammelleitung 10 wirkt ausserdem als externer Eingang für eine Seite der arithmetisch/logischen Einheit 22, (ALU), deren Ausgabe vorübergehend in das Totalregister 24 gesetzt wird. Das Totalregister 24 hat eine Ausgangssammelleitung 25, die zu jedem Register im CPU-Chip 9 führt. Die Sammelleitung 25 ist mit dem Ausgabepufferregister 26 auf der einen Seite verbunden und kommt von dort aus dem CPU-Chip 9 und bildet die Ausgangssammelleitung 20, die in diesem Beispiel eine Datenflussbreite von zwei Bytes hat. Die Ausgangssammelleitung 20 liefert Daten an die lokalen Speicherregister 14 und an eine Anzahl nicht dargestellter E/A-Geräte. Auf Zeitteilerbasis fungiert die Ausgangssammelleitung 20 auch als Adressammelleitung für den Festwertspeicher 16 und für den Hauptspeicher 12. Bei der erfindungsgemässen hybriden Struktur der Sammelleitungen sind also auf der Ausgangssammelleitung 20 Daten und Adressen und auf der Eingangssammelleitung 10 Daten und Instruktionen enthalten.

Da kein direkter Datenweg vom CPU-Chip 9 zum Hauptspeicher 12 verläuft, setzt die CPU die Ergebnisse in die lokalen Speicherregister 14. Dann wird die unidirektionale Eingangssammelleitung zwischen den lokalen Speicherregistern 14 und dem Hauptspeicher 12 in Gegenrichtung benutzt. Relativ zum Prozessorchip 9 wird die Eingangssammelleitung 10 also dadurch unidirektional gehalten, dass die Ausgangssammelleitung 20 auf Wunsch bei jeder internen Mikroinstruktion zur Datenmodifikation das Ergebnis ohne eine zusätzliche Instruktion oder Zeiteinheit in das gewählte lokale Speicherregister 14 setzen kann. Dadurch ist eine sequenzielle und gleichzeitige Operation auf beiden Sammelleitungen möglich. Das Ausgabepufferregister 26 kann die nächste Mikroinstruktion im Festwertspeicher ROS 16 adressieren, während die vorhergehende Mikroinstruktion im überlappten Betrieb ausgeführt wird, wobei die Daten auf der Eingangssammelleitung 10 liegen. In ähnlicher Weise wird der Hauptspeicher 12 direkt über das Ausgabepufferregister 26 zwischen diesen beiden Adressierarten angesteuert. Ein schmaler Datenabschnitt überträgt Daten an das lokale Speicherregister 14 oder das E/ A-Gerät, das durch eine seperate sechs Bit umfassende Adresssammelleitung 21 adressiert wird, die ausserdem die entsprechenden Zykluszuordnungsbestätigungen oder Unterbre-chungsstufen-Umschaltungen signalisiert. Durch Reservierung eines der 64 lokalen Speicherregister als Sammelleitungs-Ausgaberegister kann der interne Datenfluss auf dem Chip 9 um eine gemeinsame arithmetisch/logische Einheit 22 herum angeordnet werden. Dabei speist das Totalregister 24 alle anderen internen Daten- und Adressierregister sowie das Ausgabepufferregister 26, das auch für die Programmbenutzung als Register für den vierten Operanden im Puffer der lokalen Speicherregister 14 reserviert bleibt. Auf diese Weise kann jedes externe E/A-Gerät die ALU 22 mit der internen Verarbeitung gemeinsam benutzen. Die externen unidirektionalen Sammelleitungen gestatten ausserdem eine totale interne

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Transparenz des CPU-Chips 9 für die Unterbrechungsstufen-Umschaltung und die direkte Speicherkanaladressierung (Zykluszuordnung). Dabei wird die Speicheradresse automatisch über die gemeinsame ALU 22 und eine Datenbahn erhöht. Die Architektur der Sammelleitungen des Systems gestattet ausserdem eine überlappte und sequentielle Ausführung von Instruktionen, wofür anschliessend Beispiele gegeben werden.

In einem ersten Beispiel erfolgt das Seriellschalten, wenn ROS-Instruktionen auf der Eingangssammelleitung 10 liegen, gewöhnlich am Anfang und Ende eines jeden Mikroinstruk-tionszyklus, und gleichzeitig die Ausgangssammelleitung 20 beginnt, Daten an ein E/A-Gerät zu senden.

In einem zweiten Beispiel wird überlappt gearbeitet, wenn Daten auf der Eingangssammelleitung 10 von E/A-Geräten oder den lokalen Speicherregistern 14 kommen und intern durch die arithmetisch/logische Einheit 22 verarbeitet werden und gleichzeitig die Ausgangssammelleitung 20 die nächste Adresse des ROS 16 enthält, so dass die nächstfolgende Instruktion adressiert wird.

In einem dritten Beispiel für den überlappten Betrieb sind Daten von der Ausführung einer vorhergehenden Instruktion noch im lokalen Speicherregister 14 zu speichern und die Ausführung einer neuen Instruktion hat bereits begonnen. Das lokale Speicherregister 14 wird während des Taktes 1 des neuen Instruktionszyklus geladen, während die Ausführung der neuen Instruktion bei Takt 0 begann. Die sechs Leitungen des LSR-Ausgabesteuer-Registers 40 bilden eine zusätzliche Adressammelleitung 21,41, zum Adressieren von 64 Halbwörtern der lokalen Speicherregister 14 oder bis zu 63 E/A-Geräten auf der Ausgangssammelleitung 20 abhängig vom Typ der ausgeführten Instruktion. Die Kombination dieser zusätzlichen Miniadressammelleitung und der Eingangssammelleitung 10 sowie der Ausgangssammelleitung 20 gestattet die Ausführung von Operationen in einem Zyklus. Ein E/A-Gerät kann während derselben Instruktion Daten auf die Eingangssammelleitung 10 setzen, diese durch die ALU 22 verarbeiten lassen und die arithmetisch oder logisch veränderten Daten auf der Ausgangssammelleitung 20 empfangen, während das Gerät durch die Adressammelleitung 21 adressiert wird. Das ist ein Vorteil gegenüber herkömmlichen Kanälen,

die drei Instruktionen schon für eine einfache E/A-Datenübe-tragung ohne ALU-Operation brauchen. Dazu muss der Prozessor zuerst eine Adresse auf einer gemeinsamen E/A-Sammelleitung aussenden. Dann muss das Gerät über eine Anforderung/Antwortschnittstelle antworten, um anzuzeigen, dass es seine eigene Adresse erkannt hat. Eine zweite Instruktion braucht der Prozessor, um einen Befehl auszusenden, auf den das Gerät antworten kann. Danach muss der Prozessor eine dritte Instruktion ausführen und abhängig von der gewünschten Datenflussrichtung lesen oder schreiben.

Die Ausgangssammelleitung 20 ist multiplex geschaltet, so dass für jede ausgeführte Instruktion eine überlappte Operation abläuft. Überlappt bedeutet, dass die nächste Instruktion vom Festwertspeicher 16 adressiert wird, während der Prozessor gleichzeitig intern die laufende Instruktion ausführt. Dazu benutzen die gemeinsamen Sammelleitungen z.B. fünf Taktperioden des acht Taktperioden langen Instruktionszyklus zum Adressieren des ROS 16 und die verbleibenden drei Taktperioden, um Daten entweder an die lokalen Speicherregister 14 oder an die E/A-Geräte zu senden.

Hauptspeicher 12

Der Hauptspeicher 12 bildet einen adressierbaren und fortschreibbaren Speicher zum Speichern von Daten sowohl durch den Prozessor als auch die E/A-Geräte zur späteren Wiederbenutzung. Daten werden im Lese- und Schreibbetrieb über die Hauptspeicher-Sammelleitungen 11 übertragen vom

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und zur Eingangssammelleitung 10. Die Steuer- und Taktleitungen 19 liefern die Takt- und Steuersignale und die Adresse wird über die Ausgangssammelleitung 20 geführt.

Bei einem Zugriff zum Hauptspeicher 12 wird die Instruktion durch einen zusätzlichen Zyklus zu einer Doppelzyklusinstruktion. Während des ersten Zyklus wird die Adresse auf den Adresszeiger zum Hauptspeicher 12 erhöht, erniedrigt oder anderweitig verändert. Dieser Adresszeiger kommt vom lokalen Speicherregister 14 oder vom B-Register 36. (Das gibt die Möglichkeit, dass Stapelverarbeitung, auch wenn kein Stapelzeiger verwendet wird, da das System der automatischen Erhöhung/Erniedrigung der Adresse genauso wirkt wie die Stapelzeiger.) Der Hauptspeicher wird im zweiten Zyklus gelesen oder geschrieben, nachdem der Adresszeiger zum Hauptspeicher 12 auf die effektive neue Adresse fortgeschrieben wurde. Die Adresse wird für den ganzen zweiten Zyklus im Ausgabepufferregister 26 festgehalten. Dieser zweite Zyklus wird nachfolgend Hauptspeicherzyklus genannt und umfasst acht Takte zur Adressierung des Hauptspeichers 12 Der Hauptspeicher 12 wird seriell wie folgt betrieben: Während eines Hauptspeicherabrufs werden Daten vom Hauptspeicher 12 auf die Eingangssammelleitung 10 geholt und in eines der internen Register des Prozessors 9 gespeichert. Am Ende der Abrufoperation zur Taktzeit null, wenn die nächste Instruktion beginnen soll, werden diese Daten durch die ALU 22 geleitet, in das Totalregister 24 gesetzt und von dort in das Ausgabepufferregister 26 übertragen. Durch diese Datenübertragung in das Ausgabepufferregister 26 wird die laufende Hauptspeicheradresse zerstört.

Festwertspeicher (ROS) 16 Der Festwertspeicher 16 speichert die auszuführenden Instruktionen, die das Mikrocomputer-Steuerprogramm enthalten. Diese Instruktionen werden auf die Eingangssammelleitung 10 geladen, im Programmregister 30 gepuffert und am Instruktionscodierer 62 decodiert. Zusammen mit den Taktgeberschaltungen werden die Schaltglieder, Register und Schaltungen auf eine im Zusammenhang mit den Fig. 2 bis 4 näher erklärte Art so gesteuert, dass sie die verschiedenen Instruktionen ausführen.

Der ROS 16 wird seriell betrieben und so wird zur Taktzeit null, dem üblichen Anfang einer jeden Mikroinstruktion, die Instruktion von der Eingangssammelleitung 10 in das Programmregister 30 gesetzt. Gleichzeitig werden Daten in das Ausgabepufferregister 26 gesetzt. Somit werden vom ROS 16 auf der Ausgangssammelleitung 20 adressierte Daten von der Eingangssammelleitung 10 genommen und gleichzeitig die Adresse auf der Ausgangssammelleitung 20 zerstört. Wegen inhärenten Verzögerungen in der Schaltung einschliesslich der Treiber und logischen Schaltstufen laufen diese Operationen nacheinander ab.

Lokale Speicherregister (LSR) 14 Die lokalen Speicherregister 14 bestehen aus mehreren adressierbaren und veränderbaren Registerstellen. Daten werden von der Ausgangssammelleitung 20 in die LSR 14 geschrieben und auf die Eingangssammelleitung 10 ausgelesen, adressiert über die Adressammelleitung 21. Auf die Eingangssammelleitung 10 gesetzte Daten können direkt an den Hauptspeicher 12 oder den Prozessor 9 geleitet werden. Die Stelle null im LSR 14 ist unter noch zu beschreibenden Bedingungen für die Rettung von Daten aus dem Ausgabepufferregister 26 reserviert.

Arithmetisch/logische Einheit (ALU) 22 Auf Zeitteilerbasis wird die arithmetisch/logische Einheit 22 gemeinsam für die Datenverarbeitung, die Erhöhung der Mikroinstruktionsadresse, die Verzweigung bei relativer Adressierung, die Verbindung von Unterroutinen, die Hauptspeicheradressierung, die Adressveränderung, den Abruf und

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das Speichern von Daten, die Verarbeitung der prioritätsver-knüpften Unterbrechungen und für die Zykluszuordnung benutzt.

Zu diesem Zweck wird das Adressregister 32 in den Datenfluss der arithmetisch/logischen Einheit 22 integriert und die lokalen Speicherregister 14 verwendet. Das Adressregister 32 (ein einfaches nicht erhöhendes Polaritätshalteregister) benutzt in abwechselnden Halbzyklen die ALU 22 zur Erhöhung oder sonstigen Veränderung der Instruktionsadresse im ROS 16. Die positive oder negative Verzweigung und Verbindung der relativen Adresse wird durch diese einfache Datenbahn zur ALU 22 vereinfacht. Da die ALU 22 ihre Ausgabe auf die Ausgangssammelleitung 20 gibt, können Mikroadressen in den lokalen Speicherregistern 14 als Rückkehrzeiger von Unterbrechungen gespeichert werden. Ausserdem können dadurch neue Unterbrechungsroutine-Zeiger geladen und früher unterbrochene Zeiger zurückgespeichert werden, da die lokalen Speicherregister 14 ihre Werte auf die Eingangssammelleitung 10 und über die ALU 22 in das Adressregister 32 geben. Auf diese Weise wird eine prioritätsverknüpfte erweiterungsfähige Unterbrechungsstruktur ermöglicht, die in den Grunddaten-fluss innerhalb der ALU 22 eingeschlossen werden kann. Die Stelle null in den LSRs 14 ist zur Rettung und Rückspeiche-rung des Inhaltes des Ausgabepufferregisters 26 reserviert.

Der Prozessor 9 holt Daten vom Hauptspeicher 12 über die Eingangssammelleitung 10 und die ALU 22, um sie in seinen internen Operandenregistern zu speichern. Das Ausgabepuf-ferregister 26 hält die Adresse des Hauptspeichers 12 aus dem gewählten LSR 14 oder dem Operandenregister (wie etwa dem Akkumulator-Erweiterungsregister 36) zur gleichzeitigen Adressierung und Fortschreibung. Daten des Prozessors 9, die im Hauptspeicher 12 als Ergebnis der Ausführung einer früheren Mikroinstruktion zu speichern sind, werden erst auf ein selektiertes LSR 14 über den Ausgabepuffer 26 gesendet. Die Mikroinstruktion zum Schreiben in den Hauptspeicher 12 leitet die Daten im LSR 14 auf die Eingangssammelleitung 10 und dann in den Hauptspeicher 12.

Ausserdem können bestimmte Stellen in den LSR 14 auch als indirekte Adresse des Hauptspeichers 12 wirken, und zwar in direkten Zykluszuordnungsoperationen für ein E/A-Gerät, wobei jeder Prioritätsstufe ein LSR 14 zugeordnet wird. Jedes E/A-Gerät enthält seinen Datenlängenzähler. Die Adressregister des Hauptspeichers 12 in den LSRs 14 werden automatisch über die ALU 22 auf der Ausgangssammelleitung 20 erhöht, um E/A-Daten auf der Eingangssammelleitung 10 in den Hauptspeicher 12 zu schreiben oder Daten aus dem Hauptspeicher 12 zu lesen. Diese Daten laufen über die Eingangssammelleitung 10 durch die ALU 22 und werden den E/A-Geräten auf der Ausgangssammelleitung 20 zur Verfügung gestellt. Die E/A-Geräte empfangen Daten vom Prozessor 9 auf der Ausgangssammelleitung 20 und senden Daten an den Prozessor 9 auf der Eingangssammelleitung 10.

In der ALU 22 werden auch emulierte Instruktionen decodiert. Der Operationscode der emulierten Instruktion wird von der ALU 22 der laufenden Instruktionsadresse im Mikroinstruktions-Adressregister 32 hinzugefügt und ergibt so einen relativen Adresszeiger auf eine Tabelle im ROS 16 genau unterhalb der gerade ausgeführten laufenden Instruktion. Auf diese Weise erhält man eine Verzweigung auf 256 Wege zu den Instruktionen im ROS 16 zur Ausführung der emulierten Instruktion.

Durch gemeinsame Benutzung des Mikroinstruktions-Adressregisters 32 wird zwischen Unterbrechungen auf demselben Datenweg umgeschaltet, der auch für die Ausführung der Grundinstruktion existiert. Der im Mikroinstruktions-Adressregister 32 entstehende Instruktionsadresswert wird in die lokalen Speicherregister 14 über die ALU 22, das Totalregister 24, die Sammelleitung 25, den Ausgabepuffer 26 und die Ausgangsammelleitung 20 gespeichert. So wird bei einer Unterbrechung der Zeiger auf die nächste Instruktion, die auf der laufenden Programmprioritätsstufe ausgeführt worden wäre, im LSR 14 gerettet. Als nächstes wird die auszuführende höhere Stufe mit Hilfe eines Prioritätscodes ermittelt, der im Prioritätscodierer 54 erzeugt wird und eine Adresse im LSR-Ausgabesteuerregister 40 erzeugt. Mit dieser Adresse wird im lokalen Speicherregister 14 die Stelle angesteuert, die den Zeiger auf die betreffende Unterroutine im Festwertspeicher 16 für die betreffende Unterbrechungsstufe enthält. Dieser Zeiger wird dann über die Eingangssammelleitung 10 aus dem lokalen Speicherregister 14 in den Prozessor 9 über die ALU 22 gegeben und in das Totalregister 24 gesetzt, bevor er in das Mikroinstruktions-Adressregister 32 und den Ausgabepuffer 26 gespeichert wird. Von dort wird im Festwertspeicher 16 die Unterroutine angesteuert, die für die Unterbrechungsstufe auszuführen ist. Wenn die Unterbrechung bedient wurde, wird der laufende Unterbrechungs-Unterroutinenzeiger im LSR 14 gespeichert und der Adresszeiger für das unterbrochene Programm wieder von dort geholt.

Programmregister 30 Das Programmregister 30 ist ein Puffer für die laufende Instruktion und hält den Op-Code der Instruktion, die vom Prozessor 9 ausgeführt wird.

Das Zählfeld oder Adressfeld von im Programmregister 30 gespeicherten Instruktionen kann direkt auf das Erniedrigungsregister 38 und das LSR-Ausgabesteuerregister 40 geleitet werden.

Totalregister (T) 24 In das Totalregister 24 wird die Ausgabe der ALU 22 gesetzt und die Sammelleitung 25 wird während jedes Instruk-tionsausführungszyklus wenigstens zweimal von dort geladen. Einmal wird die Adresse der als nächste auszuführenden Instruktion geladen und einmal werden die Ausführungsergebnisse der in der Instruktion angegebenen Funktion von der ALU geladen.

Da Daten von der arithmetisch/logischen Einheit ALU 22 vorübergehend im Totalregister 24 gespeichert und dann im Ausgabepuffer 26 gepuffert werden, kann auf der Eingangssammelleitung 10 eine Funktion ausgeführt werden und gleichzeitig eine andere auf der Ausgangssammelleitung 20 beendet werden. Diese zweistufige Pufferung in der Schleife gestattet den überlappten Betrieb.

Instruktionsadressregister 22 Der Inhalt des Mikroinstruktions-Adressregisters 32 wird während der Ausführung einer jeden Instruktion durch die ALU 22 so verändert, dass die Adresse im ROS 16 auf die nächste auszuführende Instruktion zeigt.

Akkumulatorregister 34 und Erweiterungsregister 36 Die beiden Arbeitsregister sind das Akkumulatorregister 34 und das Akkumulator-Erweiterungsregister 36 mit einer Kapazität von jeweils 16 Bits. Dadurch können 32 Informa-tionsbits verschoben werden, beispielsweise arithmetisch oder logisch nach links oder rechts. Ausserdem ist eine Linksverschiebung und Zählung oder eine Drehung nach links oder rechts möglich.

Zusammen mit dem Zählregister 50 und dem Ausgabepuffer 26 sind diese Register die internen Register, die von den Mikroinstruktionen direkt adressierbar sind für interne arithmetische und logische Berechnungen. Ihr Inhalt kann ausserdem mit Hilfe eines externen lokalen Speicherregisters 14 oder umgekehrt verändert werden. Dabei kann das Ergebnis in einem der internen Register oder in einem der lokalen Speicherregister 14 gespeichert werden.

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Ausgabepufferregister 26 Das Ausgabepufferregister 26 hat zwei Funktionen. Als Operandenregister für die ALU 22 hält es Daten gesteuert vom Mikroprogramm. Ausserdem müssen bei einer Unterbrechung, die die Übertragung von Adresszeigern erzwingt, oder bei direkten Speicherzugriffen Adressen und Daten durch das Ausgabepufferregister 26 laufen. Auf diese Weise verliert das Ausgabepufferregister 26 vom Mikroprogramm eingesetzte Daten nicht. Die Stelle null in den lokalen Speicherregistern 14 ist für den Inhalt des Ausgabepufferregisters 26 reserviert, sobald der Prozessor 9 Instruktionsadressen und Daten ändert, sei es unter der Steuerung einer Unterbrechung oder während einer Zykluszuordnungsoperation. Hinterher kann der Wert des Ausgabepufferregisters 26, der in der Stelle null der LSR 14 gespeichert ist, als Operandenwert der ALU 22 wieder abgerufen werden. Auf diese Weise ist auf dem Chip für den Prozessor 9 keine Rückgriffspeicherung für das Ausgabepufferregister 26 erforderlich.

Treiber 18

Wenn die Ausgangsleitung 28 den Prozessor 9 verlässt, läuft sie zu den Hilfstreibern 18, deren Ausgang die Ausgangssammelleitung 20 ist. In einem hochintegrierten Chip kann jeder Treiber nur eine Last treiben. Da die Ausgangssammelleitung 20 zu vielen Einheiten oder Lasten führt, muss sie erneut getrieben werden. (Bei dieser neuen Stromversorgung kann man die Anzahl der entwickelten Kanalleitungen erweitern durch Codierung der vorhandenen Leitungen für einen oberen oder unteren Pegel während der verschiedenen Taktperioden eines jeden Mikroinstruktionszyklus der acht Takte.)

Erniedrigungsregister 38 Mit dem Erniedrigungsregister 38 wird gezählt, und zwar in allen Instruktionen zur Verschiebung, Multiplikation, Division, Erniedrigung, Prüfung und Verzweigung. Das Erniedrigungsregister 38 hat Eingangssignale vom Programmregister 30, sobald eine Schiebeoperation eine direkte Verschiebung bis zu 32 Positionen verlangt, und speichert den erniedrigten Wert im Programmregister 30. Bei indirekten Verschiebungen, bei denen das Zählregister 50 den Schiebezahlwert enthält, arbeitet man mit derselben Erniedrigung um eins wie bei den direkten Verschiebungen. Das Erniedrigungsregister 38 hält den erniedrigten Wert, bevor er in das Zählregister 50 zurückgegeben wird.

Da in diesem Ausführungsbeispiel maximal um 32 Positionen verschoben werden kann, reicht ein Erniedrigungsregister 38 von fünf Bit Kapazität aus. Für Feldlängenoperationen wird jedoch auch das Zählregister 50 als Feldlängenzähler benutzt. Dazu braucht man eine volle acht Bit grosse Erniedrigungsfunktion. Dazu lässt man den Inhalt des fünf Bit grossen Erniedrigungsregisters 38 zweimal umlaufen. Beim ersten Mal nimmt man ein vier Bit grosses Zeichen aus dem Zählregister 50, erniedrigt es und speichert den Übertrag in die werthohe fünfte Position. Der eventuell vorhandene gespeicherte Übertrag wird zusammen mit den vier werthohen Bitpositionen aus dem Zählregister 50 erniedrigt und bildet den vollen acht Bit grossen erniedrigten Wert, der in das Zählregister 50 zurückgeladen wird.

LSR-Ausgabesteuerregister 40 Es adressiert das E/A-Gerät oder diejenige Stelle in den lokalen Speicherregistern 14, an die die Daten übertragen werden sollen.

Bedingungsregister 48 Die oberen vier Bits des «Laufende Bedingung»-Registers 48 halten die vier Bedingungscodes und die unteren vier Bits vier programmierbare Markierungen. Diese Bits bilden das nicht verbundene hohe Byte des Zählregisters 50. Bei jeder

Rechenoperation werden die vier Bedingungscodes für nachfolgende feldverbundene Operation gesetzt. Die vier Bedingungen sind: binärer Übertrag, Zweierkomplement-Überlauf, Zweierkomplement minus und der kumulative Ungleich-O-Anzeiger. Wenn dieser Ungleich-O-Anzeiger einmal in einer Feldlänge gesetzt ist, bleibt er gesetzt, bis er durch eine Mikroinstruktion verändert wird.

Zählregister 50 Das zweite Operandenregister für die ALU 22 ist das Zählregister 50, das ausserdem als Schiebezähler dienen kann. Die ursprünglich im Zählregister 50 gespeicherte Schiebezahl wird für jede Verschiebung im Akkumulatorregister 34 oder im Akkumulator-Erweiterungsregister 36 einzeln oder für beide heruntergesetzt, wenn sie für eine Schiebeoperation zusammengeschaltet sind. Bei einer Instruktion «links verschieben und zählen» wird die Verschiebung beendet, sobald das werthohe Bit gefunden ist, und der im Zählregister 50 verbleibende Wert zeigt an, wie weit das Verschieben vorangeschritten ist. In vielen Operationen wird dieser Wert daher zum indirekten Adresszeiger auf den ROS 16 oder die LSR 14. Das Zählregister 50 kann von der Sammelleitung 25 geladen und sein Inhalt über die ALU 22 verändert werden. Das Ergebnis wird dann in das LSR-Ausgabesteuerregister 40 geladen, um die LSR 14 über die Adressammelleitung 21 oder die Eingabe/ Ausgabegeräte über die Ausgangssammelleitung 20 anzusteuern.

Für indexierte Adressberechnungen und die Berechnung effektiver Adressen dient das Zählregister 50 zur Speicherung positiver oder negativer relativer Adressen kombiniert mit den

Daten durch die ALU 22. Das Ergebnis wird in den lokalen

Speicherregistern 40 oder in einem internen Register des Prozessors 9 gespeichert.

Register 42 und 48 für reservierten Bedingungscode bzw. für laufende Bedingungen Die Ausgabe des «Laufende Bedingung»-Registers 48 wird selektiv im Register 42 für den reservierten Bedingungscode gepuffert. Die Grundbedingungscodes, die sich durch ALU-Operationen ergeben, sind: Überlauf, Übertrag-Borger, kumulativ nicht null, minus. Die laufenden Bedingungscodes geben das Ergebnis der letzten Ausführung einer arithmetischen Mikroinstruktion wieder. Alle nach links verschobenen werthohen Bits werden in den laufenden Übertragsanzeiger geschoben. Bei Linksverschiebung und Zählung kann das werthohe Bit den laufenden Übertragsanzeiger setzen. Die Bedingungscodes werden nicht verändert durch die Vorgänge Laden, Speichern, Bewegen, logische Verknüpfungen, Erhöhungen, Erniedrigungen, Sprünge und Verzweigungen.

Codes in den Registern 42 und 48 können separat gelöscht werden und einzeln durch Sprunginstruktionen abgefragt werden. Ausser diesen Bedingungscodes gibt es vier vom Programm gesteuerte Markierungsbits, die in Kombination mit den laufenden Bedingungscodes den Inhalt des Registers 48 bilden. Wenn eine Mikroinstruktion emuliert wird, wird der richtige laufende Mikrostufencode in das Register 42 übertragen, um den Mikrostufenbedingungs-Code der emulierten Sprache auf den Mikrostufen zu erhalten.

Unterbrechungsmasken-Register 44 Das Unterbrechungsmasken-Register 44 enthält den laufenden Maskenzustand der zulässigen Unterbrechungsstufen. Der Inhalt des Unterbrechungsmasken-Registers 44 kann auch über die ALU 22 verändert, in die lokalen Speicherregister 14 weggespeichert oder von dort zurückgeholt werden.

Fehlerregister 46 Die beiden wertniederen Bits des Maskenregisters 44 bilden s

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das 1 Byte grosse Fehlerregister 46, das Fehler kontrolliert und registriert. So werden beispielsweise folgende Maschinenfehler registriert: Ein Paritätsfehler auf einer vom ROS 16 geholten Instruktion; ein Datenfehler bei Daten von den lokalen Speicherregistern 14; ein Paritätsfehler in Hauptspeicher 12, der durch eine Paritätsprüfung auf der Eingangssammelleitung 10 entdeckt wurde; ein Paritätsfehler auf Daten, die von einem E/A-Gerät empfangen wurden; eine Kanalhängebedingung, in der ein Eingabe-/Ausgabegerät weder Daten austauscht noch dem Mikroprozessor gestattet, zur nächsten Mikroinstruktion fortzuschalten; oder Zeitsperrefehler, wie sie auftreten, wenn eine E/A-Instruktion an ein E/A-Gerät gegeben wird, das nicht existiert und die Adresse daher nicht erkannt werden kann. Diese Fehler können in das Fehlerregister 46 gesetzt und verändert, gerettet, geprüft oder im LSR 14 gespeichert werden. Wenn einer dieser Fehler automatisch durch die Maschinenausrüstung gesetzt wird, wird die höchste Unterbrechungsstufe (Stufe 7) im Mikroprozessor gezwungen, zu einer Unterroutine zu verzweigen, die entweder die Operation erneut versuchen kann oder die laufende Funktion beendet und ein Signal an die Bedienungskonsole gibt.

Vier-Phasen-Generator 60 und Taktgeber 64, 66 Ein Einphasenoszillator 59 ist der Eingang für den Vier-Phasen-Generator 60, der zwei Taktgeber speist, nämlich den Hilfstaktgeber 64 und den Grundtaktgeber 66. Der Grundtaktgeber 66 ist ein zweiphasiger Taktegeber, der in jeder zweiten Taktposition gestoppt werden kann. Vier überlappende verriegelte Zustände ergeben acht Takt-Decodierposi-tionen. Der Grundtaktgeber 66 durchläuft die acht Positionen in jedem Mikroinstruktionszyklus. Die hohe Verriegelungsposition im Grundtaktgeber 66 wird bei der Adressierung des Hauptspeichers 12 benutzt, wenn die ausgeführte Mikroinstruktion einen Doppelzyklus braucht. Dann durchläuft der Grundtaktgeber 66 noch einmal dieselben acht Positionen, durch Einschaltung des Flipflop in der hohen Position wird die Ausgabe des Grundtaktgebers 66 diesesmal jedoch als Takt 8 bis 15 codiert. Die Decodierung des Hüfstaktgebers 64 liefert vier unterscheidbare Zeitabschnitte zusammen mit einem Flipflop in einer hohen Position, das benutzt wird, sobald der Taktgeber einen Wiederholungszyklus durchläuft. Damit wird der grösste Zeitsperrabschnitt von zwei Durchgängen des Taktgebers angezeigt, der einem ganzen Instruktionsausfüh-rungszyklus äquivalent ist. Der Hilfstaktgeber 64 wird bei Verschiebungen, Multiplikationen oder Divisionen benutzt. Während dieser Instruktionen wird der Haupttaktgeber 66 in seiner siebten Position gestoppt. Damit können Zykluszuordnungen in der Mitte vom Verschiebe-Multiplikations- oder erweiterten Divisionsoperationen weiterlaufen. Der Hilfstaktgeber 64 dient auch der Zeitsperre, wenn E/A-Geräte nicht antworten oder wenn bei Datenaustauschoperationen ein E/A-Gerät auf der Eingangssammelleitung 10 festgestellt wird und versucht, Daten auszutauschen. Wenn die Zeitsperre die zugeordnete Zeit überschreitet, läuft die Zeit im Hilfstaktgeber 64 ab und stellt Anzeiger im Fehlerregister 46 so ein, dass eine Unterbrechung der höchsten Stufe oder eine Maschinenprüfung eingeleitet wird.

Integrierter Kanal für Zykluszuordnung und Unterbrechung nach Prioritäten In den Fig. 5 und Fig. 1 sind die Zykluszuordnungs- und Unterbrechungsfunktionen gezeigt, wie sie durch die gemeinsame Rufleitung 53 wahrgenommen werden. Diese verfügt über acht Zykluszuordnungsstüfen oder sieben Unterbre-chungsanforderungsstufen. Die gemeinsame Rufleitung 53 ist hier sieben Bits breit, um die Anforderungen für sieben Unter-brechungsstufen oberhalb der gegenwärtig ausgeführten Programmstufe aufzunehmen, insgesamt also acht Unterbre10

chungsstufen. Jedes E/A-Gerät kann an jede der sieben mit bestimmten Prioritäten versehenen Unterbrechungsanforde-rungs-Leitungen angeschlossen werden. Es wird kontinuierlich auf Unterbrechungen abgefragt, ausser wenn die Aufrufzyklus-s Zuordnungsverriegelung 75 verriegelt ist und die Zykluszuordnung erfolgt. Sobald ein E/A-Gerät Bedienung vom Prozessor 9 verlangt, setzt es seine Anforderung auf die zugeordnete Prioritätsbitleitung 530 bis 536 der gemeinsamen Rufleitung 53. Mehrere Anforderungen gehen durch den Prioirtätscodie-lo rer 54, wo die Anforderung mit der höchsten Priorität in einem Dreibitcode auf den Leitungen 541, 542, 544 codiert wird und eine der acht verschiedenen Prioritätsstufen bezeichnet. Die Priorität der Unterbrechungen wird ausserdem durch das Unterbrechungsmasken-Register 44 gesteuert.

ls Wenn die Maske im Unterbrechungsmasken-Register 44 so gesetzt ist, dass sie die Unterbrechung erlaubt, dann lassen UND-Glieder im Unterbrechungstor 52 die Unterbrechungs-Signale zum Prioritätscodierer 54 passieren, um den Code der gegenwärtig anfordernden Prioritäten zu setzen. Diese Unter-20 brechungspriorität wird in der Unterbrechungsprüfschaltung 58 für eine höhere Unterbrechungsstufe mit der laufenden Unterbrechungsstufe verglichen, die in den 3 Bit grossen Unterbrechungsregister 56 für die laufende Stufe gespeichert ist. Der Inhalt des Registers 56 wird kontinuierlich mit jeder 25 neuen Stufe vom Prioritätscodierer 54 daraufhin verglichen, ob der neue Code höher ist als der laufende. Wenn das der Fall ist, wird die nächste Instruktion in der laufenden Kette nicht ausgeführt, sondern stattdessen der Adresszeiger im Instruktionsadressregister 32 in die Stelle für die laufende Stufe in 30 den lokalen Speicherregistern 14 übertragen. Der neue oder höhere Stufenzeiger wird dann aus den lokalen Speicherregistern 14 in das Instruktionsadressregister 32 gesetzt.

Die Adresse für die Unterbrechungsroutine in den lokalen Speicherregistern 14 (einer der 8 möglichen Unterbrechungs-35 zeiger) wird wie folgt abgeleitet: Die drei wertniederen Bits auf den Leitungen 561, 562, 564 vom Unterbrechungsregister 56 für die laufende Stufe werden unter Steuerung des UND-Gliedes 81 an die Eingangsleitungen 831, 832,833 des LSR-Ausgabesteuerregisters 40 gegeben. Die Einschaltleitung 73 40 für die laufende Unterbrechungsstufe lädt die werthohen Leitungen 834, 835 mit den übrigen Bits der Adresse im LSR-Ausgabesteuerregister 40, um den unterbrochenen Zeiger in die LSR 14 zu speichern. Der neue Zeiger auf die Unterbrechungsregister in den LSR 14 wird auf ähnliche Weise in das 45 LSR-Ausgabesteuerregister 40 geladen, und zwar auf den werthohen Eingangsleitungen 834, 835 von der Ladeleitung 72 für die neue Unterbrechungsstufe und auf den wertniederen Leitungen 831 bis 833 vom Unterbrechungsregister 56 für die laufende Stufe, nachdem die Einschaltleitung 73 für die lau-50 fende Unterbrechungsstufe den neuen Inhalt des Prioritätsco-dierers 54 in das Unterbrechungsregister 56 für die laufende Stufe geladen hat. Dadurch wird die neue Adresse im LSR-Ausgabesteuerregister 40 auf die Adresse für die Stelle im LSR 14 geändert, die einen Zeiger auf die Unterroutine zur 55 Ausführung der Unterbrechung für die gewählte Stufe im ROS 16 enthält. Der Adresszeiger kommt auf der Ausgangssammelleitung 20 vom Instruktionsadress-R.egister 32 an und läuft über das lokale Speicherregister 14 durch die ALU 22 zum Totalregister 24. Wenn die Unterroutine der neuen Unterbre-60 chungsstufe fertig ausgeführt ist, wird eine Verzweigungsaus-gangs-Instruktion gegeben und dadurch der Zeiger auf das ursprünglich unterbrochene Programm zurückgestellt. Da die die Unterbrechung bedienende Unterroutine auch die Unterbrechung zurückstellt, sollte die Anforderung für dieselbe 65 Unterbrechung nicht vorhanden sein. Wenn auf derselben oder einer höheren Stufe eine weitere Unterbrechung ankommt, kehrt das Programm nicht zur ursprünglichen Programmposition zurück, sondern behandelt die neuere Unterbrechungsan

11

623947

forderung. Dadurch ist eine volle Verpflichtung bis zu 8 Unterbrechungsstufen möglich. Ausserdem können für jede Stufe mehrere Unterstufen existieren. Wenn einmal eine gegebene Unterbrechungsstufe erkannt ist, wird an alle E/A-Geräte ein Ünterbrechungsstufen-Statuswort (iLsW) gegeben, und eines der 16 Geräte, das gegenwärtig die Bedienung auf einer bestimmten Unterbrechungsstufe anfordert, muss sich identifizieren. (Auf diese Weise kann man für jede der 8 Stufen 16 Unterstufen bekommen, insgesamt also Unterbrechungen auf 128 Unterstufen.) Mit dem in einem Register des Prozessors 9 empfangenen Unterbrechungsstufen-Statuswort kann man feststellen, welches der 16 Geräte auf der betreffenden Stufe die Bedienung anfordert. Das geschieht mit Hilfe einer Linksschiebe- und Zählinstruktion. Das erste Bit in der werthöchsten Position stoppt diese Instruktion und die verbleibende Zahl im Zählregister 50 gibt die Position der Unterroutine für das betreffende Gerät an.

Die gemeinsame Rufleitung 53 dient auch der Zykluszuordnung, muss jedoch erst von Unterbrechungsanforderungen befreit werden. Durch ein eine Zykluszuordnung anforderndes Gerät wird die Zuordnungsanforderungs-Leitung 68 auf einen logisch negativen Pegel gesetzt. Wenn ein Signal auf dieser Leitung einmal die Aufrufzyklus-Zuordnungsverriegelung 75 verriegelt hat, kommt sofort ein Signal auf der Leitung 77 hoch. Dadurch werden die Geräte aufgefordert, ihre Unterbrechungsanforderungen von der gemeinsamen Rufleitung 53 zu nehmen, bis die Zykluszuordnungsfunktion abgeschlossen ist. Sobald alle Geräte ihre Signale von der Unterbrechungsanfor-derungs-Leitung 70 und der Zuordnungsanforderung-Leitung 68 genommen haben, wird die Zykluszuordnung-Bestätigungsverriegelung 76 im nächsten Takt 0 verriegelt und damit angezeigt, dass die gemeinsame Rufleitung 53 die Zykluszuordnungspriorität für das anfordernde Gerät hat, die unter Umgehung des Unterbrechungstores 52 direkt in den Prioritätscodierer 54 geht. Dadurch kommen 3 Bits einer LCO-Prioritäts-adresse aus dem Prioritätscodierer 54 und werden am UND-Glied 82 über die Leitung 78 (getaktete Ausgabe der Zyklus-zuordnungs-Bestätigungsverriegelung 76) in das LSR-Ausgabesteuerregister 40 geleitet, zusammen mit den fixen werthöheren Adresszeigerbits im LSR 14 für die Zykluszuordnungsstufe, die als Adresse des Hauptspeichers 12 benutzt wird. Damit speichert oder liest man Daten im Hauptspeicher 12 unter voller Steuerung des E/A-Gerätes soweit, dass nur das obere oder untere Byte gesetzt wird (anstelle der 2 Bytes im Halbwortbetrieb). In dieser Betriebsart bleibt das Unterbrechungsregister 56 für die laufende Stufe ungestört, weil die Unterbrechungsstufe (Programmstufe oder eine höhere ausgeführte Stufe) gerade um die Unterbrechung dieser einen Zykluszuordnungsinstruktion verzögert wird. Ein Speicherzugriff wird anfangs durch einen Zeiger vom LSR-Ausgabesteuerregister 40 adressiert. Er enthält die 3 wertniederen Bits, die angeben, welche der 8 Zykluszuordnungsstufen gegenwärtig bestätigt wird und die werthohen Bits geben eine relative Adresse für die Halbwortregister in den lokalen Speicherregistern 14 an, die die indirekte Speicheradresse enthalten. Diese Adresse wird von den lokalen Speicherregistern 14 auf die Eingangssammelleitung 10 ausgelesen und durch die ALU 22 erhöht, bevor sie in das Ausgabepufferregister 26 gesetzt wird. Während der Speicherzugriffszeit des Hauptspeichers 12 kann die erhöhte Adresse auf der Ausgangssammelleitung 20 fortgeschrieben, in das Zykluszuordnungsregister in den lokalen Speicherregistern 14 zurückgeschrieben werden oder ein Rückschreiben kann durch das Bestätigen der E/A-Geräte verhindert werden, so dass die Zykluszuordnungsadresse unverändert bleibt. Nach einer Zugriffszeit werden Daten aus dem Hauptspeicher 12 auf die Eingangssammelleitung 10 ausgelesen, wenn das E/A-Gerät die Auslesewahl des Hauptspeichers 12 gestattet und die Schreibimpulse sperrt, die vom

Prozessor 9 auf den Steuer- und Taktleitungen 19 erscheinen. Das E/A-Gerät kann seine eigenen Daten, die in den Hauptspeicher 12 geschrieben werden sollen, auf die Eingangssammelleitung 10 setzen. So kann das Gerät die Erhöhungsfunktion und die Lese- oder Schreiboperation voll über die integrierte ALU 22 steuern. Im Schreibbetrieb kann das Gerät seine eigenen Daten während des folgenden Taktes 1 noch auf der Ausgangssammelleitung 20 finden, wenn die Operation einmal beendet ist. Im Lesebetrieb fliessen die auf die Eingangssammelleitung 10 ausgelesenen Daten durch die ALU 22 in das Totalregister 24 und das Ausgabepufferregister 26 und werden allen E/A-Geräten an der Ausgangssammelleitung 20 zur Verfügung gestellt. Die Daten werden im Lesebetrieb aber nur von dem E/A-Gerät aufgenommen, das den Zykluszuord-nungsstufen-Code auf der Adressammelleitung 21 erkennt. Der Prozessor 9 kehrt dann in die normale Instruktionsausführung oder in die Unterbrechungsroutinen-Verarbeitung zurück, die für diesen einen Zyklus des direkten Speicherzugriffs oder der Zykluszuordnung ausgesetzt wurden.

Beschreibung der Taktierung

Im Zusammenhang mit den Fig. 2 bis 4 wird die Zeiteinteilung zunächst allgemein beschrieben, da alle Instruktionen eine ähnliche Zeiteinteilung für die Ausführung haben.

Danach folgt eine detaillierte Beschreibung eines jeden Instruktionstyps.

Der Taktzyklus ist in acht verschiedene Zeiten, Takte 0 bis 7 unterteilt. Die Takte 8 bis 15 sind Wiederholungen der Takte 0 bis 7 und sie erscheinen nur während einer Operation im Hauptspeicher 12 einschliesslich der direkten Speicherad-ressierung. Die Grundinstruktionszeit von acht Takten wird in zwei Teile zur Benutzung durch die ALU 22 unterteilt. Während des Taktes 7 bis zum Takt 2 erhöht die ALU 22 den Inhalt des Instruktions-Adressregisters 32 oder verändert ihn anderweitig. Die Takte 3 bis 6 werden von allen Mikroinstruk-tionen für die Verarbeitung benutzt. Auf diese Weise wird die ALU 22 kontinuierlich zu 50% für die Instruktionsausführung und zu 50% für die Fortschreibung des Instruktionszeigers benutzt. Das Basisfenster, in dem die Adresse für den ROS 16 auf der Ausgangsammelleitung 20 erscheint, beginnt zur Taktzeit 3, wenn der errechnete neue Adresszeiger von der ALU 22 in das Totalregister 24 geladen und in das Ausgabepufferregister 26 übertragen wird. Diese Adresse bleibt bis zum folgenden Takt 0 unverändert, wenn der Inhalt des Ausgabepufferregisters 26 so geändert wird, dass das Register dann die Daten entweder für das lokale Speicherregister 14 oder ein E/A-Gerät an der Ausgangssammelleitung 20 Mithält.

Der Takt 0 beginnt jede Mikroinstruktion durch Laden der Instruktion aus dem Festwertspeicher 16 in das Programmregister 30. Durch diese Pufferung im Programmregister 30 kann die Instruktion ausgeführt werden, während im Takt 3 die Adresse im ROS 16 gemäss obiger Beschreibung verändert wird, um die nächste Mikroinstruktion zu adressieren.

In das Totalregister 24 wird zur Taktzeit 2 die Instruktionsadresse geladen und zur Taktzeit 6 die von der ALU 22 bei der Ausführung der Instruktion verarbeiteten Daten. Während der Taktzeit 3 wird die nächste Instruktionsadresse in das Ausgabepufferregister 26 gesetzt, um dann auf die Ausgangssammelleitung 20 gegeben zu werden.

Wenn durch die Mikroinstruktion Daten in die lokalen Speicherregister 14 geschrieben werden sollen, werden diese Daten während des Taktes 1 der Instruktion hinter der Instruktion geschrieben, in der die Daten errechnet wurden. Die Daten werden vom Ausgabepufferregister 26 über die Hilfstreiber 18 direkt in die Stelle der lokalen Speicherregister 14 geschrieben, die durch die Signale auf 6 Leitungen des LSR-Ausgabesteurregisters 40 gewählt wurde. Genauso können Daten an ein E/A-Gerät übertragen werden, indem man

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10

15

20

25

30

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40

45

50

55

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65

623947

12

sie zur Taktzeit 0 in das Ausgabepufferregister 26 lädt. Ein Signal auf den Steuer- und Taktleitungen 19 während der Taktzeit 1 zeigt an, dass die Daten auf der Ausgangssammelleitung 20 gültig sind. Diese Daten ändern sich zu Beginn der Taktzeit 3, wenn die Adresse des Festwertspeichers 16 im Ausgabepufferregister 26 erscheint. Daten, die zur Speicherung oder Veränderung auf der Eingangssammelleitung 10 in die CPU 9 gelangen, müssen während der Taktzeiten 3,4,5 und 6 an der ALU 22 ankommen und gültig sein. In diesem Zeitraum führt die ALU 22 die durch die ausgeführte Instruktion angegebene Verarbeitung durch. Aus demselben Grund werden Daten von den LSRs 14 zur Verarbeitung durch die CPU 9 während der Taktzeit 2 auf die Eingangssammelleitung 10 gesetzt. Während der für Signalverzögerung sorgenden Taktzeit 3 stehen die Daten für die ALU-Funktion zur Verfügung.

Daten von der lokalen Speicherregistern 14 werden zuerst zur Taktzeit 2 auf die Eingangssammelleitung 10 gesetzt und erst zu Beginn der Taktzeit 3 an die ALU 22 weitergeleitet, weil diese während der Takte 7 bis 2 mit der Fortschreibung des Inhaltes des Mikroinstruktions-Adressregisters 32 beschäftigt ist. Zu Beginn der Taktzeit 7 wird der Inhalt der ALU 22 an die Adresserhöhungsfunktion zurückübertragen, nachdem die Grundverarbeitungsfunktion der Mikroinstruktion beendet ist.

Für Mikroinstruktionen, die Daten vom Hauptspeicher 12 abrufen und in eines der Register der CPU 9 setzen, weist der zweite Zyklus (Takte 8 bis 15) insofern eine leichte Variation auf, als die nächste Mikroinstruktion während des Taktes 8 vom ROS 16 geholt wird, obwohl die laufende Instruktion bis zum Takt 15 und weiter zum folgenden Takt 0 ausgeführt wird (siehe Fig. 2). Zu dieser Zeit werden Daten vom Hauptspeicher 12 schliesslich in das angegebene Register der CPU 9 gesetzt oder an ein E/A-Gerät gesendet. In diesem Fall (nach jeder Adressierung des Hauptspeichers 12 durch eine Instruktion) wird keine neue Instruktion in das Programmregister 30 im folgenden Takt 0 geleitet, da sie bereits im vorhergehenden Takt 8 der Instruktion für den Hauptspeicher 12 festgehalten wurde. Der Zeitabschnitt zur Fortschreibung des Inhaltes des Mikroinstruktions-Adressregisters 32 wird ebenfalls verkürzt und beginnt nicht im äquivalenten Takt 15, sondern zwei Takte später, nämlich zur Taktzeit 1. Dieser Zeitabschnitt umfasst nur die Takte 1 und 2, da es sich bei dieser Fortschreibung nur um eine direkte Übertragung durch die ALU 22 ohne jegliche Modifikation handelt (die ja bereits während der Takte 7 bis 10 der vorhergehenden Hauptspeicherinstruktion stattfand). Die Schreibinstruktion für den Hauptspeicher 12 schreibt die Daten während der zweiten Phase, also der Takt 13 bis 15, der Instruktion in den Hauptspeicher 12.

In Fig. 3 ist dargestellt, wie die ALU 22 für die Dezimalarithmetik während der ersten 4 Takte die binär äquivalente Funktion erfüllt und die Zwischenüberträge für jede gepackte Dezimalzahl speichert. Dann folgt ein weiterer Durchgang der ALU 22 während weiterer 4 Takte (gesteuert durch den Hilfstaktgeber 64) zur Sechserkorrektur, um das reine Dezimalergebnis zu erhalten.

Fig. 4 zeigt, wie bei einer Verzweigung weitere 4 Taktzyklen vom Hilfstaktgeber 64 vorgesehen werden, wenn die Verzweigungsadresse zur Taktzeit 7 geladen wird. Damit ist zusätzlich Zeit für die Adressierung des ROS 16 gegeben, da bei jeder Verzweigung die vorberechnete Vorausschauadresse von der vorhergehenden Instruktionen verändert wird. Solche Verzweigungen sind eine bedingte Verzweigung, eine Mehrweg-Tabellenverzweigung bei der Decodierung eines OP-Codes von einer emulierten Zielsprache oder eine Verzweigung und Verbindung mit Rückkehr durch Rückspeicherung der Originaladresse vom lokalen Speicherregister 14 in das Mikroinstruktions-Adressregister 32.

Bei Schiebeoperationen werden durch den Hilfstaktgeber 64 zwei weitere Takte für jede Einzelbitverschiebung entweder im Akkumulatorregister 34 oder im Akkumulator-Erweiterungsregister 36 vorgesehen. Es können auch 4-Takt-Perioden vorgesehen werden (gleich der halben Grundausführungszeit einer Mikroinstruktion) für die Verschiebung des Inhaltes der beiden Register 34 und 36 um eine Position. Diese beiden Register 34 und 36 werden logisch zu einem Doppelregister verknüpft, indem man ihren Inhalt abwechselnd durch die ALU 22 laufen lässt.

Bei Sprungoperationen wird in der Grundverarbeitungszeit der ALU 22 (Takte 3 bis 6) auf gleich, grösser oder Maske geprüft. Das Ergebnis der Prüfung ist erst zu Beginn des Taktes 7 bekannt und dann wird über einen Sprung entschieden. Wenn nicht gesprungen wird, läuft die nächste adressierte Instruktion ohne Verzögerung weiter. Wenn jedoch eine Instruktion übersprungen wird, nimmt der Grundtakt einen weiteren Pseudo-Mikroinstruktionszyklus, indem er auf die nächste Mikroinstruktion vorgeschaltet wird, ohne dass die übersprungene Mikroinstruktion ausgeführt wird.

Die unbedingte Verzweigung ist eine sehr schnelle Instruktion, weil keine Bedingungen abgefragt werden müssen und daher keine Verzögerung durch den Hilfstaktgeber 64 vorliegt. Ausserdem wird die 12 Bit grosse Verzweigungsadresse direkt durch die ALU 22 geleitet und zur Taktzeit 2 in das Totalregister 24 geladen. Von dort läuft sie weiter in das Mikroinstruktions-Adressregister 32 und zur Taktzeit 3 in das Ausgabepufferregister 26. Dadurch ist sie mit der normalen Vorausschauadressierung von Instruktionen synchronisiert.

Instruktionssatz

Die Maschinengrundinstruktionen sind optimal für die Emulation entwickelt und im ROS 16 gespeichert. Die oft als Mikroinstruktion bezeichneten Instruktionen werden nachfolgend auch einfach Instruktionen genannt. Ausgenommen sind die Fälle, in denen zwischen den emulierten Maschinenziel-Instruktionen und den Mikroprozessor-Instruktionen unterschieden wird.

Allen Instruktionen gemeinsam ist ein Paritätsbit in der werthöchsten Bitposition (Bit 0) und ein 3 Bit grosser Operationscode (Bits 1 bis 3). Die übrigen Bits sind in Felder unterschiedlicher Länge aufgeteilt, deren Art und Funktion von der jeweiligen Instruktion abhängen. Da es nur 8 verschiedene Operationscodes gibt, unterscheiden sich einige Instruktionstypen durch die Decodierung zusätzlicher Modifizierbits. Die meisten Instruktionen sind hochcodiert und geben viele verschiedene Operationen an, von denen eine Anzahl nacheinander ausgeführt wird. Diese aufeinanderfolgenden Operationen werden durch einen sehr eng entwickelten Satz von Zeitmustern coordiniert, wie sie in den Fig. 2 bis 4 dargestellt sind.

Im Zusammenhang mit den Fig. 2 bis 4 werden anschliessend die 11 Instruktionsgrundkategorien beschrieben. In den Zeittabellen werden die Register wie folgt mit den Symbolen bezeichnet:

Symbole

Register

A

Akkumulator

B

Erweiterungsregister

T

Totalregister

P

Programmregister

U

Instruktionsadresse

N

Zählregister (Schiebezähler)

M

Ausgabepufferregister (Ausgangssammelleitung)

I/O

Eingabe-/Ausgabegerät

E

Fehlerregister

I

Unterbrechungsmasken-Register

C

Register für laufenden Bedingungscode

PCC

Register für reservierten Bedingungscode

L

Lokale Speicherregister s

io

IS

20

25

30

35

40

45

50

55

60

65

13

623 947

Jede dieser Instruktionen kann durch einen Instruktionscode definiert werden, der 16 Bits einschliesslich eines Paritätsbits umfasst. Die Bits 1 bis 3 definieren den Operationscode und diese Codes sind nachfolgend zusammen mit der Instruktionskategorie aufgelistet.

Instruktionen

Mnemonic

Operationscode

Steuerung

CO

000

Logisch Schreiben

LW

001

Logisch Schieben

LS

001

Zahl logisch bewegen

LM

001

Daten verändern

MD

010

Operand verändern

MO

010

Speicher abrufen

- FS

011

Direkt verändern

IM

100

Bedingter Sprung

JC

101

Bedingte Verzweigung

BC

110

Unbedingte Verzweigung

BU

111

Steuerinstruktion

In Fig. 3C ist das Zeitdiagramm für die Steuerinstruktionen gezeigt. Steuerinstruktionen können z.B. für folgende Operationen vorgesehen werden: Datenübertragung, indirekte Ausführung, Setzen der Unterbrechungsmaske, Festsetzen von Seiten, Tabellenverzweigung, Betriebsartenwahl, Operation auf reserviertem Bedingungscode und laufendem Bedingungscode, Programmkennzeichen und E/A-Ubertragungen.

Eine Anzahl von Steuerinstruktionen bezieht sich auf die Verarbeitung von Unterbrechungen. Eine solche Instruktion ermöglicht es, nach Abschluss einer jeden Mikroinstruktion eine Unterbrechung vorzunehmen, während bei anderen Instruktionen ein Unterbrechungsabschnitt vorgesehen ist, in dem alle ausstehenden Unterbrechungen angenommen und auf Unterbrechungsbetrieb umgeschaltet wird. Danach werden die Unterbrechungen bis zum erneuten Auftreten dieses Abschnittes abgeschaltet.

Andere Steuerinstruktionen beziehen sich auf die E/A-Seiten des ROS 16. Die 4 Bit grosse Seite im ROS 16 ist eine intern innerhalb des Instruktionsadress-Registers 32 angegebene Seite. Dieses Seitenregister wird benutzt, sobald über die 4K-Grenzen der direkt adressierbaren Instruktionsstellen im ROS 16 hinaus verzweigt werden muss. Die ALU 22 erhöht hinter den 4K-Grenzen durchgehend bis zu 64K Halbwörtern des ROS 16. Die Unterbrechungsschalterzeiger liefern auch eine volle 16-Bit-Adressierung und nicht nur die Adressierung von 12 Bits. Daher kann man volle 64K Komplemente der Instruktionen adressieren.

Andere Steuerinstruktionen steuern die vier Kennzeichenbits. Das sind die vier niederen Bits des laufenden Bedingungsregisters 48, die zusammen mit den vier Bedingungscodes das nichtverbundene obere Byte des Zählregisters 50 bilden. Die Kennzeichenbits können vom Programmierer für verschiedene Anzeigen gesetzt und als Schalter in der Unterroutine benutzt werden. Sie können zusammen mit den Bedingungscodes und dem unteren Byte des Zählregisters 50 zur Unterbrechungs-umschaltung in die LSRs 14 gespeichert und von dort zurückgespeichert werden.

Die übrigen Steuerinstruktionen betreffen den Bedingungscode. Es gibt zwei Stufen von Bedingungscodes, von denen jede 4 Bits hat und den binären Übertrag, den Zweierkomplement-Überlauf, das Zweier-Komplement und das werthohe Minus-Bit kumulativ Nicht-Null anzeigt. Die oberen vier Bits im Bedingungsregister 48 ändern sich bei jeder arithmetischen Operation, bei jeder logischen Linksverschiebung, Linksverschiebung und Zählen, Multiplikation und Division. Für andere logische Instruktionen können die Register selbst auf Null oder Nicht-Null, Einsen oder gemischten Einsen und Nullen abgefragt werden. Das Register 42 für den reservierten Bedingungscode speichert dieselben vier Bits wie das Bedingungscoderegister 48. Die Übertragung und Akkumulation der Äquivalenz der Bedingungscodes der emulierten Makrosprache wird jedoch vom Mikroprogramm gesteuert. Es folgen einige Beispiele für Steueroperationen.

Mit der Steueroperation «Daten direkt Laden» (KBUS) wird das Datenfeld der Instruktion in die werthohen Bitpositionen des Ausgabepufferregisters 26 geladen. Die Datenbits in den Positionen 0 bis 4 des Registers 0 der lokalen Speicherregister 14 werden in die wertniederen Bitpositionen des Ausgabepufferregisters 26 geladen. Dessen Inhalt wird in das Register 0 der lokalen Speicherregister 14 geschrieben.

Mit der Steueroperation «LSR Daten an E/A-Gerät übertragen» (KLSR), wird ein vier Bit grosses Feld zur Adressierung der Register 0 bis 15 der lokalen Speicherregister 14 geliefert. Daten aus dem adressierten lokalen Speicherregister 14 werden auf das Ausgabepufferregister 26 und die Ausgangssammelleitung 20 übertragen. Ein sechs Bit grosses Feld der Instruktion KLSR liefert eine Geräteadresse, die zur Adressierung der Eingabe-/Ausgabegeräte 1 bis 63 in das LSR-Ausgabesteuerregister 40 geladen wird.

Die Steuerinstruktion «Daten direkt an E/A-Gerät übertragen» (KLCO), lädt einen Teil des Inhaltes des Ausgabepufferregisters 26 mit direkten Werten vom Instruktionscode, wobei der Rest von der Null-Bits des gewählten lokalen Speicherregisters 14 geladen wird. Daten in anderen Bitpositionen des Instruktionscodes werden für die Geräteadresse in das LSR-Ausgabesteuerregister 40 geladen. Der Inhalt des Ausgabepufferregisters 26 wird in das Register 0 der lokalen Speicherregister 14 geladen.

Die Steueroperationen «Unterbrechungsmaske setzen» (KILM), liefert die Unterbrechungsmaskenbits für das Unterbrechungsmasken-Register 44, wobei ein Einer-Bit in einer Bitposition einer Unterbrechung für die entsprechende Stufe einschaltet. Ein Einer-Bit im Instruktionscode gibt an, ob die Unterbrechungsmaskenbits zu retten oder zu setzen sind.

Steueroperationen sind vorgesehen, um die Seiteneinteilung des Festwertspeichers 16 zu schalten. KLAP hat ein Feld zur Bezeichnung der Seiten 0 bis 15 und KRAP bezeichnet die Seite im Festwertspeicher 16. Jede Seite stellt 4096 Halbwörter dar.

Die Steueroperation für die Tabellenverzweigung gibt das Register oder den Registerteil an, deren Inhalt exklusiv oder mit dem Inhalt des Mikroinstruktionsadress-Registers 32 zu verknüpfen oder zu diesem zur nächst folgenden Adresse im ROS 16 zur Ausführung zu verbinden ist. Diese Instruktionen sind nachfolgend aufgeführt.

Mnemonic Addierer zu IAR 32

KIAL Akkumulatorregister 34 unteres Byte

KIXL Erweiterungsregister 3 6 unteres Byte

KIBL Ausgabepufferregister 26 unteres Byte

KIEL Eingangssammelleitung 10 unteres Byte

KIAH Akkumulatorregister 34 unteres Hex.

KIXH Erweiterungsregister 36 unteres Hex.

KIBH Ausgabepufferregister 26 unteres Hex.

KIEH Eingangssammelleitung 10 unteres Hex.

KIAZ Akkumulatorregister 34 untere Zone

KIXZ Erweiterungsregister 36 untere Zone

KIBZ Ausgabepufferregister 26 untere Zone

KIEZ Eingangssammelleitung 10 untere Zone

KIAS Akkumulatorregister 34 untere sechs Bits

KIXS Erweiterungsregister 36 untere sechs Bits

KIBS Ausgabepufferregister 26 untere sechs Bits

KIES Eingangssammelleitung 10 untere sechs Bits

5

10

15

•20

25

30

35

40

45

50

55

60

65

623 947

14

Mit den Steueroperationen Ausgangsverzweigung (KILB) wird der Inhalt des Instruktionsadressregisters 32 in die lokalen Speicherregister 14 für die laufende Unterbrechung übertragen, die laufende Unterbrechung zurückgestellt, eine neue Unterbrechung abgefragt und der Inhalt der Stelle für die neue Unterbrechungsstufe im lokalen Speicherregister 14 in das Mikroinstruktionsadress-Register 32 übertragen.

Die Steueroperation KSIE liefert drei jewefls 2 Bit grosse Felder (II, EE und SS) und gibt damit den Unterbrechungscode (Einschalten einer Unterbrechung oder Abfragen der Unterbrechung und dann Abschalten weiterer Unterbrechungen), den Fehlerbetrieb und die Byteadresse im Hauptspeicher 12 an (Keine Veränderung; Rückstellung oder Byte-Setzen-Modus).

Der Code Ol in einem oder mehreren Unterbrechungscodes (II), im Fehlerbetrieb (EE) und in den Hauptspeicherbyte-adressfeldern (SS) der KSIE-Steueroperation sind reserviert für die Angabe zusätzlicher Steueroperationen, in denen die Charakteristik für den Unterbrechungscode-Betrieb, den Fehlerbetrieb oder den Hauptspeicher-Byteadressbetrieb der KSIE-Steuerinstruktion gerettet oder gemäss der nachfolgenden Tabelle ersetzt wird. Wenn der Steuercode II oder EE oder SS lautet, definiert die KSIE-Steuerinstruktion die Operationen, die durch den Unterbrechungscode-Betrieb, den Fehlerbetrieb oder den Hauptspeicher-Byte-Adressbetrieb angegeben sind.

Mnemonic

Instruktionscodefeld

Beschreibung

KPIE

IIEE01

Zurückgestellt reservierter Bedingungscode (kein Überlauf)

KPSI

iioiss

Zurückgestellt reservierter Bedingungscode (alle)

KCSE

01EESS

OD ER-Code für laufende Bedingung zum reservierten Bedingungscode und Rückstellen laufender Bedingungscodes

KTPI

noioi

Rückstellen des laufenden Bedingungscodes und des reservierten Bedingungscodes (kein Überlauf)

KCPS

0101SS

Übertrag des laufenden Bedingungscodes in den reservierten Bedingungscode und Rückstellen des laufenden Bedingungscodes

KCPE

01EE01

Übertragung des laufenden Bedingungscodes in den reservierten Bedingungscode (ausgenommen ODER-Überlauf) und Rückstellen des laufenden Bedingungscodes

Die Steueroperation KNTC übernimmt die Funktion von KTPI. Ausserdem werden die Steuerungen so gesetzt, dass sie eine KCSE-Funktion nach den nächsten Instruktionen übernehmen, wenn es eine arithmetische Operation ist. Die Markierung 4 wird ebenfalls beim Ergebnis auf gerade zurückgestellt oder auf ungerade gestellt. Die Steuerinstruktion KPCC übernimmt eine direkte Übertragung des reservierten Bedin-ungscodes in den laufenden Bedinungscode. Die Steuerinstruktion KSCC gibt an, ob der Inhalt des laufenden Bedingungscoderegisters 48 zu retten ist oder einzustellen ist und gibt die zu rettenden oder einzustellenden Positionen an: Übertrag-Borger, Überlauf, Minus, kumulativ, Nicht-Null oderKenn-zeichen 1 bis 4.

Hauptspeicherinstruktionen Die Instruktionen «logisch Schreiben» (LW) und «Speicherabruf» (FS) bilden die Gruppe der Hauptspeicherinstruktionen. Mit diesen Instruktionen können Daten aus dem Hauptspeicher 12 gelesen und in vier interne Datengrundregister gesetzt werden, in das Akkumulatorregister 34, in das Akku-mulator-Erweiterungsregister 36, in das Zählregister 50 und in das Ausgabepufferregister 26.

Vom Hauptspeicher 12 abgerufene Daten werden über das Akkumulator-Erweiterungsregister 36 oder eines der lokalen Speicherregister 14 adressiert, wie es in der Instruktionsadresse angegeben ist. Die Adresse kann am Anfang mit einer Erhöhung oder einer Erniedrigung so fortgeschrieben werden, dass sie einen kontinuierlich sich bewegenden Zeiger auf den Hauptspeicher 12 auf der Ausgangssammelleitung 20 liefert, oder sie kann an einer effektiven Adresse erzeugt werden, indem man zu einem angegebenen Zeiger die positive oder negative relative Adresse im Zählregister 50 addiert.

Für die Speicherinstruktionen kann die Halbwort- oder Byteadressierung angegeben werden. Da die Instruktionen nicht immer auf Halbwortgrenzen ausgerichtet sind, ist im erfindungsgemässen Mikrocomputer zur leichteren Emulation die Halbwortausrichtung durch Byteverdrehung der Daten vom Hauptspeicher 12 in der ALU 22 so vorgesehen, dass jedes Byte in einer Position ausgerichtet wird, so dass z.B. der Instruktionsoprerations-Code immer im unteren Byte erscheint.

Instruktion «logisch Schreiben»

Wie bereits gesagt wurde, besteht keine direkte Datenbahn von der CPU 9 zum Hauptspeicher 12, weil die Ausgangssammelleitung 20 als Adressammelleitung für den Hauptspeicher 12 benutzt wird und daher für Daten nicht zur Verfügung steht. Die Eingangssammelleitung 10 ist nur bezüglich des Hauptspeichers 12 bidirektional. Bezüglich der CPU 9 ist sie nicht bidirektional, weil auf dem Chip Platz gespart werden muss. Die Ausgangstreiber, mit denen Daten auf die Sammelleitung 10 gesetzt werden sollen, brauchen viel Platz und elektrische Leistung und sind daher nicht auf dem Chip integriert.

Die vier Instruktionen «logisch Schreiben» bewirken Halb-wortselektieren, unterer oder hoher Byte-Betrieb und im Hauptspeicher 12 Daten speichern, die von einer adressierten Stelle in den lokalen Speicherregistern 14 oder von einem E/A-Gerät kommen.

«Logisches Schreiben» von LSR

In der ersten logischen Schreibinstruktion werden Daten von dem lokalen Speicherregister 14, Stelle 1 in den Hauptspeicher 12 an die Stelle geschrieben, die durch eine der Positionen 0 bis 63 des lokalen Speicherregisters 14 adressiert wird. Eines der Register 1 bis 63 im LSR 14 wird gewählt und der Inhalt um Eins erhöht oder erniedrigt oder unverändert gelassen, bevor das Ausgabepufferregister 26 so eingestellt wird, dass der Hauptspeicher 12 adressiert wird. Die fortgeschriebene Adresse wird dabei in die obengewählte Stelle 1 bis 63 des lokalen Speicherregisters 14 zurückgeschrieben. Wenn die Stelle O im lokalen Speicherregister 14 als Adressquelle angegeben wird, wird dadurch das Zählregister 50 als indirekte Adresse des lokalen Speicherregisters 14 gewählt, die als Quelle für die Adresse des Hauptspeichers 12 benutzt wird. Ein Speicherschreibzyklus wird mit den vom lokalen Speicherregister 14, Position 1, erhaltenen Daten ausgeführt, die auf die Eingangssammelleitung 10 gegeben wurden. Als Option kann der Adressveränderungscode (2 Bits oder OP-Code) auf die Eingangssammelleitung 10 gegeben werden, und dann wählt er nur das hohe oder nur das niefrige Byte zum Schreiben in den Hauptspeicher 12. Wenn eine Steuerinstruktion früher den Bytespeicheradressier-Betrieb eingeschaltet hat, wirken alle positiven oder negativen Adressfortschreibungen als plus oder minus 2. Die Wahl des hohen Byte erzwingt eine Adressfortschreibung von -1 (das niedrige Byte verändert die Adresse nicht) und die resultierende Adresse speichert das hohe bzw.

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niedrige Byte gerade oder ungerade. Ausserdem wird von der Stelle 0 des lokalen Speicherregisters 14 der ursprüngliche Inhalt des Ausgabepufferregisters 26 gewählt.

Logisches Schreiben von LSR 0 bis 63 adressiert über Erweiterungsregister 36 Diese zweite Instruktion unterscheidet sich von der ersten dadurch, dass die in den Hauptspeicher 12 zu schreibenden Daten von einem gewählten lokalen Speicherregister 14 (Position 0 bis 63) die Speicheradresse für den Hauptspeicher 12 vom Akkumulator-Erweiterungsregister 36 kommen. Die oben beschriebenen Operationen für das hohe oder niedrige Byte stehen ebenso zur Verfügung.

Logisches Schreiben von E/A-Gerät 0 bis 63 adressiert durch dasselbe LSR 0 bis 63 Die dritte Instruktion unterscheidet sich von der ersten logischen Schreibinstruktion nur dadurch, dass derselbe Code des LSR 14 (0 bis 63), der das Adressregister wählt, auch das E/A-Gerät wählt (0 bis 63), das die in den Hauptspeicher 12 zu schreibenden Daten auf die Eingangssammelleitung 10 gibt.

Logisches Schreiben von E/A-Gerät 1 bis 63 adressiert durch Akkumulator-Erweiterungsregister 36 Die vierte Instruktion unterscheidet sich von der oben beschriebenen zweiten nur dadurch, dass die in den Hauptspeicher 12 zu schreibenden Daten vom gewählten E/A-Gerät (1 bis 63) auf die Eingangssammelleitung 10 geliefert werden.

Speicherabruf

Die Speicherabruf-Instruktionen (FS) sind für den Halbwortbetrieb ausgelegt. Wie die Halbwortadressierung durch die Speicherbyteadressierung ersetzt wird, ist in den Steuerinstruktionen beschrieben (laufende Bedingung 48+Zahl 50 oder Unterbrechungsmaske 44+Fehler 46 werden immer zusammen im Bytebetrieb benutzt und das obere Byte wird bei einem Speicherabrufbefehl nicht genullt).

Laden von Speicher in Register der CPU 9 mit Adresse

LSR 14 (Halbwort-Adressbetrieb)

Eines der Register 1 bis 63 aus den lokalen Speicherregistern 14 wird gewählt und der Inhalt durch 0±1 oder OR 1 verändert, bevor der Inhalt des Ausgabepufferregisters 26 (nicht LSR 14, Stelle 0) in die Adresse des Hauptspeichers 12 gesetzt wird. Wenn die Veränderung ±1 war, wird der Inhalt des Ausgabepufferregisters 26 im gewählten Register im LSR 14 fortgeschrieben. Der Hauptspeicher 12 wird anschliessend in einem Zyklus ausgelesen und die Daten über die Eingangssammelleitung 10 selektiv in das Akkumulatorregister 34, das Akkumulator-Erweiterungsregister 36, das Ausgabepufferregister 26 oder das Zählregister 50/Fehlregister 46 geleitet. Das Unterbrechungsmasken-Register 44 und das Fehlerregister 46 können durch die KSIE Steuerinstruktionen anstelle des Bedingungsregisters 48 und des Zählregisters 50 gewählt werden. (Das Zählregister 50/Fehlerregister 46 hat nur das niedere Byte.) Die Stelle 0 in den LSRs 14 wählt die indirekte Adressierung des LSR 14 vom Operanden der wertniederen sechs Bits im Zählregister 50. Ausserdem werden die Originaldaten vom Ausgabepufferregister 26 von der Stelle 0 der LSR 14 gewählt.

Mit BUS Operandenadresse (Halbwortadressierung) Diese Instruktion unterscheidet sich von der nachfolgend beschriebenen dadurch, dass das Ausgabepufferregister 26 (d.h. Stelle 0 im LSR 14), anstelle des Akkumulator-Erweiterungsregisters 36 benutzt wird und die zusätzliche Adressübertragung auf der Ausgangssammelleitung 20 als Halbwortbewegung des Inhaltes des Ausgabepufferregisters 26 in die Stellen 1 bis 63 des LSR 14 oder der Adressfortschreibung auf der Ausgangssammelleitung 20 in die Stelle 0 des LSR 14 wirkt.

Mit XTN Operandenadresse (Halbwortadressierung) Der Inhalt des Akkumulator-Erweiterungsregisters 36 wird durch 0±1 oder Addition der im Zählregister 50 stehenden relativen Operandenadresse verändert, bevor der Inhalt des Ausgabepufferregisters 26 (nicht LSR 0) den Hauptspeicher 12 adressiert. Der fortgeschriebene Wert des Ausgabepufferregisters 26 wird in das Akkumulator-Erweiterungsregister 36 zurückgeschrieben. Dann wird ein Lesezyklus für den Hauptspeicher 12 begonnen. Bevor die Daten vom Hauptspeicher 12 zur Verfügung stehen, wird eine zusätzliche Übertragung vorgenommen unter der Voraussetzung, dass die Wahl vom LSR zwischen 1 und 63 liegt und nicht 0 ist. Der Inhalt des Mikroinstruktions-Adressregisters 32 wird in das gewählte L"SR 14 geschrieben. Schliesslich werden noch die Daten vom Hauptspeicher 12 auf die Eingangssammelleitung 10 geschaltet, um wie bei der ersten FS-Instruktion wahlweise in das Akkumulatorregister 34, das Akkumulator-Erweiterungsregister 36, das Ausgabepufferregister 26 oder das Zählregister 50/Fehlerregister 46 gesetzt zu werden. Die ursprünglichen Daten vom Ausgabepufferregister 26 werden ausserdem von der Stelle 0 im LSR 14 selektiert.

Laden vom Speicher in E/A-Geräte (Halbwortadressierung)

Diese Instruktion unterscheidet sich von der obigen dadurch, dass das Mikroinstruktions-Adressregister 32 vom Akkumulator-Erweiterungsregister 36 oder von der Stelle im LSR 14 selektiert werden kann, die dem selektierten und fortgeschriebenen Eingabe-/Ausgabegerät gleich ist. Die Hauptspeicherdaten werden in das Ausgabepufferregister 26 (nicht LSR 0) gesetzt und von dort an das selektierte Eingabe/ Ausgabegerät (1 bis 63) mit einem Ausgangsabfrageimpuls gesendet und es finden keine weiteren Übertragungen statt. Das Gerät 0 selektiert die indirekte Adressierung des Gerätes von den wertniederen sechs Bits im Zählregister 50. Die urprünglichen Daten im Ausgabepufferregister 26 werden ausserdem von der Stelle 0 im LSR 14 gewählt.

Arithmetische und logische Instruktionen Nach Darstellung in Fig. 3 gehören zu den arithmetischen und logischen Instruktionen die Instruktionen «Daten modifizieren» (MD) und «Operand modifzieren» (MO). Zu den arithmetischen Instruktionen gehören die «Addition mit und ohne Übertragung» sowie die «Subtraktion». Sie können in Zweier-Komplementform oder in dezimalgepackter Form ausgeführt werden (ohne Vorzeichen einstellig in jeweils Hex. 4 Datenbits). Die arithmetischen Funktionen können im Mikroprozessor zwischen den internen Registern ausgeführt werden (Akkumulatorregister 34, Akkumulator-Erweiterungsregister 36, Zählregister 50 und Ausgabepufferregister 26). Ausserdem können das Akkumulatorregister 34 oder das Akkumulator-Erweiterungsregister 36 arithmetisch mit einem der 64 lokalen Speicherregister 14 kombiniert werden, so dass das Ergebnis in einen der lokalen Speicherregister 14 oder im Akkumulator-Erweiterungsregister 36 gespeichert werden kann. Alle in den Registern des Prozessors 9 ausgeführten arithmetischen Instruktionen können im Halbwortbetrieb, auf den oberen Bytes, den unteren Bytes, alleine oder auf den wertniederen 4 hex.

Bits ausgeführt werden. Die anderen Bits bleiben in jeder Konfiguration unverändert.

Zu den logischen Instruktionen gehören «UND», «ODER» und «Exklusiv-ODER». Wenn diese Operationen auf den internen Registern alleine ausgeführt werden, wie im Rechenbetrieb, können sie in den hex. niederen 4 Bits, dem unteren Byte, dem hohen Byte oder im Halbwortbetrieb ausgeführt werden. Ähnliche Funktionen können ebenso mit den lokalen Speicherregistern 14 ausgeführt werden. Alle diese logischen Funktionen von aussen nach innen bzw. innen nach aussen können jedoch nur im Halbwortbetrieb ausgeführt werden.

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Daten modifizieren

Durch den Befehl «Daten modifizieren» kann der Inhalt des Akkumulatorregisters 34 oder des Akkumulator-Erweiterungsregisters 36 in seiner Stelle mit dem Inhalt des lokalen Speicherregisters 14, der unverändert bleibt, modifiziert werden. Ein angegebenes lokales Speicherregister 14 kann ausserdem mit dem Inhalt des Akkumulator-Erweiterungsregisters 36 verändert werden, wobei der Inhalt des Akkumulator-Erweiterungsregisters 36 unverändert bleibt und das Ergebnis kann in das selektierte lokale Speicherregister 14 gesetzt werden. Ausserdem kann jedes Eingabe/Ausgabegerät zur Lieferung von Daten auf die Eingangssammelleitung 10 selektiert werden. Diese Daten können mit den Daten im Akkumulator-Erweiterungsregister 36 verändert und das Ergebnis in dasselbe Eingabe/Ausgabegerät zurückgegeben werden, indem man die Daten in das Ausgabepufferregister 26 setzt (nicht LSR 0) und von dort auf die Ausgangssammelleitung 20 und in die Position 0 des lokalen Speicherregisters 14. Wenn der Adressteil der modifizierten Dateninstruktion auf 0 gesetzt ist, werden auf der Eingangssammelleitung 10 null Daten produziert. Mit der ODER-Funktion wird eine Verschiebung vom Akkumulator-Erweiterungsregister 36 in das Ausgabepufferregister 26 vorgenommen und mit der UND-Funktion wird der Inhalt des Ausgabepufferregisters 26 auf lauter Nullen gesetzt.

Durch die Instruktion «Daten modifizieren» können folgende Änderungsfunktionen angegeben werden: Addiere binär mit oder ohne Übertrag oder dezimalgepackt mit Übertrag, Subtrahiere binär oder dezimalgepackt mit Borgen (es kann nicht von einem selektierten lokalen Speicherregister 14 oder einem Eingabe-/Ausgabegerät subtrahiert werden, ausser umgekehrt), UND, ODER und Exklusiv-ODER. Bei Angabe der Position 0 im lokalen Speicherregister 14 wird die indirekte Adressierung des lokalen Speicherregisters 14 oder des Eingabe-/Ausgabegerätes von den wertniederen sechs Bits des Zählregisters 50 selektiert.

Operand modifzieren Mit den Instruktionen «Operand modifzieren» (MO) kann der Inhalt des Akkumulatorregisters 34 mit dem Inhalt des Akkumulator-Erweiterungsregisters 36 oder der Inhalt des Akkumulator-Erweiterungsregisters 36 kann mit dem Inhalt des Akkumulatorregisters 34 modifiziert werden, der unverändert bleibt. Der Inhalt des Akkumulatorregisters 34 oder des Akkumulator-Erweiterungsregisters 36 können ausserdem mit dem Inhalt des Ausgabepufferregisters 26 modifiziert werden. Wenn der Inhalt des Akkumulator-Erweiterungsregisters 36 null ist, wird durch eine ODER-Funktion mit LSR 14, Stelle 0, (Ausgabepufferregister 26) eine Bewegung des Inhaltes des Ausgabepufferregisters 26 in das Akkumulator-Erweiterungsregister 36 und in LSR 14, Positionen 1 bis 15 ausgelöst. Die Modifizierfunktionen unterscheiden sich von denen der Instruktionen zum Modifizieren von Daten (MD) dadurch,

dass zusätzlich Bewegungsfunktionen zwischen jeder Kombination des Inhalts des Akkumulatorregisters 34, des Akkumulator-Erweiterungsregisters 36, des Zählregisters 50 und des Fehlerregisters 46 vorgesehen sind und nicht vom Zählregister 50/Fehlerregister 46 subtrahiert werden kann, ausser in der Umkehrung. Alle obigen Funktionen können im Halbwortbetrieb, nur mit dem hohen Byte, nur mit dem niedrigen Byte oder nur mit der hex. Stelle vorgenommen werden, ausser wenn das hohe Byte des Zählregisters 50/Fehlerregister 46 nicht existiert. Nach Beendigung jeder der obigen Funktionen kann ein Halbwort-Hilfsergebnis (hohes Byte des Zählregisters 50/Fehlerregister 46 = laufendes Bedingungsregister 48/ Unterbrechungsmaskenregister 44) in eine gewählte Stelle 1 bis 15 des LSR 14 verschoben werden.

Logische Verschiebung In Fig. 4 ist gezeigt, dass die Schiebeoperationen bitweise nach links oder rechts erfolgen können. Die Länge der Verschiebung hängt von der Länge des Registers ab. Der Inhalt des Akkumulatorregisters 34 und seines Erweiterungsregisters 36 kann jeweils zwischen einer und 16 Positionen verschoben werden. Für die Multiplikation und Division, bei denen eine doppelte Genauigkeit erforderlich ist, wird das Akkumulatorregister 34 zum werthohen Register des Akkumulator-Erweiterungsregisters 36 und sie bilden zusammen ein gekoppeltes 32 Bit grosses Register, dessen Inhalt auf eine der folgenden Arten zwischen einer und zweiunddreissig Positionen verschoben werden kann. Die Arten sind: Arithmetische Rechtsverschiebung, Linksverschiebung und Zählung, logische Linksverschiebung, logische Rechtsverschiebung, Linksverschiebung und Drehung und Rechtsverschiebung und Drehung. Schnellere Operationen, die einer Drehung von 8 Positionen der 16 Bit grossen Register äquivalent sind, auch Byteverdrehungen genannt, können in einem Mikroinstruktionszyklus ausgeführt werden.

Direkte Modifikation Die Instruktionen zur direkten Modifikation (IM) sind in Fig. 3C gezeigt.

Ein Datenbyte vom Programmregister 30 (OP-Bits 8 bis 15) wird mit dem wertniederen Byte im Akkumulatorregister 34, im Akkumulator-Erweiterungsregister 36 oder im Zählregister 50/Fehlerregister 46 kombiniert, die durch eine frühere KSIE-Steuerinstruktion selektiert wurden. Für das Akkumulatorregister 34 oder sein Erweiterungsregister 36 sind die kombinierenden Funktionen Subtrahieren, Laden, ODER, UND, XOR und ADD. Jeder durch eine Addition oder Subtraktion erzeugte Übertrag oder Borger wird in das werthohe Byte weitergeleitet. Für das Zählregister 50/Fehlerregister 46 sind die kombinierenden Funktionen ODER, UND, Load ADD. Für die Funktionen Addieren oder Subtrahieren werden die direkten Bytedaten um Eins erhöht oder erniedrigt und hereinkommende Überträge mit einem neuen Bedingungscodesatz ignoriert.

Bedingter Sprung Nach Darstellung in Fig. 4B wird die Sprunginstruktion ausgeführt, wenn eine Prüfung falsch ist. Die gegen ein Maskenbyte in der Instruktion auf den wertniederen 8 Bits eines selektierten Registers ausgeführten Prüfungen sind folgende: Maske = unteres Byte, Maske grösser als unteres Byte, Maskenbits werden auf eingeschaltete Bits im unteren Byte geprüft und übrige nicht selektierte Bits werden ignoriert oder die Maske wird auf die ausgeschalteten Bits im unteren Byte geprüft und die übrigen Bits werden ignoriert. Das Bedingungsregister 48 kann mit Selektion Ein/Aus-Bits und einem Sprung oder einer Bedingungskombination geprüft werden. Das Bedingungsregister 48 hat vier Bedingungscodes und vier programmgesteuerte Markierungsbits. Wenn die Prüfung falsch ist, wird die nächste Instruktion übersprungen. Die hohen Zahlen der hex. Zone im Akkumulatorregister 34 oder dem Akkumulator-Erweiterungsregister 36 können ebenfalls auf lauter Nullen geprüft werden.

Verzweigungsoperationen Zu den Verzweigungsoperationen gehören die bedingte und die unbedingte Verzweigung. Sie können zu jedem 4K-Bereich des Festwertspeichers 16 vorgenommen werden. Wenn man den Inhalt des Mikroinstruktions-Adressregisters 32+1 in eines der lokalen Speicherregister 14 vor einer unbedingten Verzweigung speichert, wird eine Verzweigungs- und Verbindungsoperation ausgeführt. Wenn man umgekehrt die so in den lokalen Speicherregistern 14 gespeicherte Adresse nimmt und diesen Adresszeiger in das Mikroinstruktions-Adressregi-ster 32 zurücksetzt, kehrt man zu der Unterroutine zurück,

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von der die Verzweigung und Verbindung ursprünglich ausging-

Zu einer zweiten Gruppe von Verzweigungsinstruktionen gehört die Mehrfach-Tabellenverzweigung. Diese kann auf den wertniederen vier hex. Bits in Prozessorregistern, auf den s nächsten vier Zonen-Bits unter Ignorierung der vier oder sechs wertniederen Bits oder auf allen acht Bits vorgenommen werden. So erhält man eine Verzweigung mit 256 Zweigen zu einer vollständigen Tabelle, aus der ein acht Bit grosser OP-Code durch eine unbedingte Verzweigungsinstruktion aus der i° Tabelle herausdecodiert werden kann.

Eine dritte Gruppe von Verzweigungsinstruktionen liefert die vorgezeichnete relative Adressverzweigung bei sechzehn verschiedenen Bedingungen wie Register 0 oder nicht 0, Register negativ oder nicht negativ. Die Verzweigung mit relativen 15 Adressen erfolgt dadurch, dass man die acht Bit grosse relative Adresse aus der Instruktion nimmt und sie als vor gezeichnete sechzehn Bit grosse Zahl zum Inhalt des Mikroinstruktions-Adressregisters 32 addiert.

Andere Instruktionen gestatten die relative Adressverzwei- 20 gung basierend auf der Erhöhung des Inhaltes des Zählregisters 50 um 1 oder 16. Verzweigt wird, wenn das Ergebnis lauter Nullen oder nicht lauter Nullen enthält, wenn die vier wertniederen Bits alle 0 oder nicht 0 sind, wenn die vier wertniederen Bits alle 1 oder nicht alle 1 sind, wenn die vier wert- 25 hohen Bits alle 1 oder nicht alle 1 sind usw.

Logische Bewegung von Zahlen

Die in Fig. 3B dargestellten Instruktionen zur logischen Bewegung von Zahlen (LM) bewegen selektiv den Inhalt eines 30 angegebenen Registers 1 bis 63 in den lokalen Speicherregistern 14 in das Mikroinstruktions-Adressregister 32, das Akkumulatorregister 34, das Akkumulator-Erweiterungsregister 36 oder die kombinierten Register für die laufende Bedingung 48 und das Zählregister 50. Während dieser Übertragung 35 kann der Wert um 0,-1 oder +1 verändert werden (Bewegungen von Einzelbytes in das Akkumulatorregister 34 oder das Akkumulator-Erweiterungsregister 36 ausgenommen).

Der so modifizierte Wert wird in das gewählte Register 1 bis 63 der lokalen Speicherregister 14 zurückgeschrieben. Umgekehrt 40 kann der Inhalt eines angegebenen Registers (Mikroinstruk-tionsadressregister 32, Akkumulatorregister 34, Akkumulator-Erweiterungsregister 36 oder Bedingungsregister 48 und Zählregister 50 kombiniert in eine gewählte Stelle 1 bis 63 der lokalen Speicherregister 14 mit einer Modifikation um 0, +1 45 oder-1 bewegt werden (Bewegung von Einzeldatenbytes aus dem Akkumulatorregister 34 oder dem Akkumulator-Erweiterungsregister 36 ausgenommen). Die Byteverschiebungen können entweder das hohe oder das niedrige Byte im Akkumulatorregister 34 oder dem Akkumulator-Erweiterungsregi- 50 ster 36 angeben. Bei Bewegungen zwischen diesen beiden Registern und dem angegebenen Register in den lokalen Speicherregistern 14 wird keine Modifikation vorgenommen. Der Wert des Mikroinstruktions-Adressregisters 32 besteht aus einer sechzehn Bit grossen Adresse für den Festwertspeicher 16. Das Bedingungsregister 48 kann nur als oberes Byte der Kombination des Bedingungsregisters 48 mit dem Zählregister 50 selektiert werden, wenn keine Erhöhung oder Erniedrigung angegeben ist. Das Unterbrechungsmasken-Register 44 und das Fehlerregister 46 werden ebenso als Ersatz für das Bedingungsregister 48 und das Zählregister 50 gewählt, wenn sie durch eine früher beschriebene KSIE-Steuerinstruktion eingeschaltet wurden. Wenn die Instruktion zur logischen Zahlenverschiebung die Stelle 0 in den lokalen Speicherregistem 14 angibt, ist die indirekte Adressierung der lokalen Speicherregister 14 von den wertniederen sechs Bits des Zählregisters 50 selektiert. Ausgenommen ist die Selektion des Bedingungsregisters 48 und des Zählregisters 50 als Bestimmungsort für das Quellenregister für die Bewegungsoperation, mit der Daten von oder zu diesen beiden Registern bewegt werden von oder zu der Stelle 0 der lokalen Speicherregister 14.

Eingabe/Ausgabe

Eine direkte Eingabe/Ausgabe-Instruktion als solche gibt es nicht. Direkte programmgesteuerte Datenübertragungen oder Steuernachrichten von oder zu einem E/A-Gerät werden durch die Instruktionen Speicherabruf, Speicher Schreiben, Daten modifizieren und durch Steuerinstruktionen ausgeführt.

Die Speicherabrufinstruktion überträgt Daten vom Hauptspeicher 12 an ein E/A-Gerät über die interne Datenbahn der Sammelleitungen 23, 25,28. Die logische Schreibinstruktion überträgt Daten direkt von einem E/A-Gerät an den Hauptspeicher 12 über die Eingangssammelleitung 10, ohne dass diese durch den Prozessor 9 laufen. Dabei wird die Adresse vom Akkumulator-Erweiterungsregister 36 oder von einem der LSR 14 benutzt. Die Instruktion zur Datenmodifikation bringt Daten von einem E/A-Gerät, lässt die ALU 22 die Daten mit den Operanden im Akkumulator-Erweiterungsregister 36 bearbeiten und gibt das Ergebnis über das Ausgabepufferregister 26 an das E/A-Gerät zurück. Mit einer Steuerinstruktion können Daten an ein Gerät entweder von einem angegebenen LSR 14 (0 bis 15) oder von einem direkten Datenfeld in der Instruktion ausgegeben werden. Andere Steuerinstruktionen können Daten von einem E/A-Gerät in das Akkumulatorregister 34, das Akkumulator-Erweiterungsregister 36 oder eines der Register 0 bis 15 im LSR 14 übertragen.

In jedem Fall wird die Geräteadresse, entweder direkt im Adressfeld durch die Instruktion angegeben oder indirekt als Inhalt des Zählregisters 50, an das E/A-Gerät über die Adresssammelleitung 21 und die Ausgangsleitung 41 übertragen, die auch zur Adressierung der LSR 14 benutzt werden. Die Übertragung wird durch zwei Austauschsignale synchronisiert. Diese Signale gestatten zusammen mit dem Haltetakteingangs-signal den asynchronen Betrieb der E/A-Übertragungen, unabhängig von der Leitungslänge und den Betriebsverzögerungen des Gerätes.

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12 Blatt Zeichnungen

Claims (9)

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   PATENTANSPRÜCHE

   1. Mikroprozessor-Anordnung mit einem Halbleiterchip, auf dem ein Rechenwerk, zugehörige Operandenregister, eine Instruktions-Decodier- und Ausführungsschaltung, sowie Eingangs- und Ausgangsschaltungen angeordnet sind, und mit Verbindungsleitungen zu einem Hauptspeicher, Registern und Eingabe-/Ausgabegeräten ausserhalb des Halbleiterchips, sowie mit einem die genannten Baueinheiten verbindenden Sammelleitungssystem und einer Takt- und Zeitsteuerung zur zeitlichen Steuerung der ablaufenden Operationen, dadurch gekennzeichnet, dass für Zykluszuordnungen und Unterbrechungsanforderungen eine multiplex geschaltete gemeinsame Rufleitung (53) auf dem Halbleiterchip (9) angeordnet ist, die mit einem Prioritätscodierer (54) verbunden ist, der seinerseits über eine Eingangsleitung (69) mit verschiedenen weiteren Funktionseinheiten verbunden ist, und dass eine Taktgeberein-richtung (64,66) vorgesehen ist, die in jedem Mikroinstruk-tionszyklus ihre gesamten Positionen durchläuft und nach Setzen eines bistabilen Kippgliedes einen Doppelzyklus für die Ausführung einer Instruktion, die den Hauptspeicher (12) ansteuern muss, durchläuft, so dass im ersten Zyklus die im Hauptspeicher (12) anzusteuernde Adresse errechnet und während des zweiten Zyklus diese auf eine Ausgangsleitung (20) über Treiber (18) und ein in einer Richtung übertragendes Ringsammelleitungssystem (23,25, 28) gegeben werden kann, welches über das Rechenwerk (22) zu einem Ausgabe-Pufferregister (26) führt und von der genannten Takt- und Zeitsteuerung zusammen mit auf dem Halbleiterchip befindlichen Registern getaktet und zeitlich gesteuert wird.
2. 2. Mikroprozessor-Anordnung nach Patentanspruch 1, dadurch gekennzeichnet, dass das Rechenwerk (22) auf Zeitteilerbasis, gesteuert durch einen Taktgeber (64) und einen nachgeschalteten Hilfstaktgeber (66), die Erhöhung der Mikroinstruktionsadressen, die Verarbeitung der Daten, die Verzweigung bei relativer Adressierung, die Verbindung von Unterroutinen, die Hauptspeicheradressierung, die Adressveränderung, den Abruf und das Speichern von Daten sowie die Verarbeitung prioritätsverknüpfter Unterbrechungen und Zykluszuordnungen ausführt, wozu ein Adressregister (32) direkt in den Datenfluss des Rechenwerks (22) mit integriert ist und ausserhalb des Prozessor-Halbleiterchips (9) befindliche lokale Speicherregister (14) in dessen Datenfluss integriert sind.
3. 3. Mikroprozessor-Anordnung nach Patentanspruch 2, dadurch gekennzeichnet, dass bei der Zykluszuordnung die Eingabe-/Ausgabegeräte ihre Unterbrechungsanforderungen von der gemeinsamen Rufleitung (53) nehmen, wenn ein anforderndes Eingabe-/Ausgabegerät eine Zuordnungsanfor-derungsleitung (68) auf einen logisch negativen Pegel setzt, wodurch eine Aufrufzyklus-Zuordnungs-Verriegelungsschal-tung (75) verriegelt wird, die auf einer Leitung (77) ein Signal erzeugt, das die Eingabe-/Ausgabegeräte so steuert, dass sie ihre Unterbrechungsanforderungen von der gemeinsamen Rufleitung (53) nehmen, bis die Zykluszuordnungsfunktion abgeschlossen ist, dass, sobald alle Geräte ihre Signale von einer Unterbrechungsanforderungs-Leitung (68) genommen haben, eine Zykluszuordnungs-Betätigungsverriegelung (76) im nächsten Takt (0) verriegelt wird und damit anzeigt, dass die gemeinsame Rufleitung (53) die Zykluszuordnungs-Priori-tät für das anfordernde Gerät hat und unter Umgehung eines Unterbrechungstores (52) direkt auf den Prioritätscodierer (54) gelangt, wodurch Bits einer Adresse am Ausgang des Prioritätscodierers (54) erzeugt und zusammen mit den fixen werthöheren Adresszeigerbits im entsprechenden lokalen Speicherregister (14) für die Zykluszuordnungsstufe, die als Adresse des Hauptspeichers (12) benutzt wird, in ein Ausgabesteuerregister (40) geleitet werden.
4. 4. Mikroprozessor-Anordnung nach Patentanspruch 3,

   dadurch gekennzeichnet, dass die Adresse von den lokalen Speicherregistern (14) auf eine Eingangssammelleitung (10) ausgelesen und vom Rechenwerk (22) erhöht wird, bevor sie in das Ausgabepufferregister (26) gesetzt wird.
5. 5. Mikroprozessor-Anordnung nach Patentanspruch 2, dadurch gekennzeichnet, dass während der Speicherzugriffszeit des Hauptspeichers (12) die auf der Ausgangssammelleitung (20) vorliegende erhöhte Adresse fortgeschrieben und in ein Zykluszuordnungsregister in den lokalen Speicherregistern (14) zurückgeschrieben wird, und dass nach einer Speicherzugriffszeit Daten aus dem Speicher (12) auf eine Eingangssammelleitung (10) ausgelesen werden, wenn das entsprechende Eingabe-/Ausgabegerät die Auslesewahl des Hauptspeichers (12) gestattet und die Schreibimpulse sperrt, die vom Prozessor (9) auf Steuer- und Taktleitungen (19) anliegen.
6. 6. Mikroprozessor-Anordnung nach Patentanspruch 5, dadurch gekennzeichnet, dass im Lesebetrieb des Hauptspeichers (12) die auf die Eingangssammelleitung (10) ausgelesenen Daten über das Rechenwerk (22) in das Ausgabepufferregister (26) gelangen und damit allen Eingabe-/Ausgabegeräten auf der Ausgangssammelleitung (20) zur Verfügung stehen, wonach der Prozessor (9) in die normale Instruktionsausführung oder in die Unterbrechungsroutinen-Verarbeitung zurückkehrt.
7. 7. Mikroprozessor-Anordnung nach einem der Patentansprüche 2 bis 6, dadurch gekennzeichnet, dass der Taktzyklus in acht verschiedene Zeiten (0 bis 7) unterteilt ist, wobei der Grundtakt in zwei Teile zur Steuerung des Rechenwerks (22) unterteilt ist, dass während des einen Taktteils (7 bis 2) das Rechenwerk (22) den Inhalt des Instruktionsadressregisters (32) erhöht, dass während des anderen Taktteils (3 bis 6) von allen Mikroinstruktionen die Verarbeitung durchgeführt wird, und dass zu Beginn einer bestimmten Taktzeit (3) ein Basisfenster erzeugt wird, in dem die Adresse für einen Festspeicher (16) auf der Ausgangssammelleitung (20) erscheint, wenn der errechnete neue Adresszeiger vom Rechenwerk (22) über ein dem Rechenwerk nachgeschaltetes Totalregister (24) in das Ausgabepufferregister (26) geladen wird.
8. 8. Mikroprozessor-Anordnung nach einem der Patentansprüche 1 bis 6, dadurch gekennzeichnet, dass in ein dem Rechenwerk (22) nachgeschaltetes Totalregister (24) zu einer bestimmten Taktzeit (2) die Instruktionsadresse geladen wird und zu einer anderen bestimmten Taktzeit (6) die vom Rechenwerk bei der Ausführung dieser Instruktion verarbeiteten Daten, währenddessen zu einer dazwischenliegenden Taktzeit (3) die nächste Instruktionsadresse in das Ausgabepufferregister (26) und danach auf die Ausgangssammelleitung (20) gesetzt wird.
9. 9. Mikroprozessor-Anordnung nach Patentanspruch 1, dadurch gekennzeichnet, dass der Prioritätscodierer (54) über seine Eingangsleitung (69) mit einem Unterbrechungsmasken-Register (44), einem Zählerregister (50), einem Register (48) zum Festhalten der laufenden Bedingung und mit einem Fehlerregister (46) verbunden ist.