DE2910839A1

DE2910839A1 - Einrichtung zur ausfuehrung einer speziellen verzweigungsinstruktion

Info

Publication number: DE2910839A1
Application number: DE19792910839
Authority: DE
Inventors: Richard Gerhardt Forster; John Kenyon Howard
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1978-03-31
Filing date: 1979-03-20
Publication date: 1979-10-04
Also published as: IT7921036A0; FR2421423A1; US4181942A; IT1166705B; JPS54131843A; JPS5732814B2; GB2017984A; GB2017984B; FR2421423B1; BR7901934A

Description

Anmelderin: International Business Machines

Corporation, Armonk, N.Y. 10504

jo/se

inrichtung zur Ausführung einer speziellen Verzweigungsstruktion

Die Erfindung betrifft eine Einrichtung zur Ausführung einer speziellen Verzweigungsinstruktion nach dem Oberbegriff des Anspruchs 1.

Mikrorechner gewinnen immer mehr an Bedeutung für die Steuerung und ihren Einsatz in speziellen Anwendungen und Geräten. Ein Grund für diese Zunahme ist in der Entwicklung von Mikrorechnern zu sehen, bei denen auf einem Chip sowohl der Mikroprozessor, als auch die Speicher (Hauptspeicher für das Anwendungsprogramm und Steuerspeicher für den Mikrocode), als auch die Steuerungen und Adapter für anschließbar.e Ein-/Ausgabegeräte untergebracht sind. Da sich insbesondere der Benutzerprogrammspeicher auf dem gleichen Halbleiterchip befindet wie der Mikroprozessor selbst, ergibt sich eine sehr wirkungsvolle Anwendung der Instruktionswörter.

Die direkte Adressierung eines Mikrorechners macht es erforderlich, daß jede Verzweigungsinstuktion die gesamte Adresse der nächsten auszuführenden Instruktion enthält, wodurch sich aber für einen großen Adressenraum große Wortlängen ergeben. Für eine bedingte Verzweigung ist so eine weiwort-Instruktion erforderlich, wohingegen für nicht bedingte Verzweigungen Einwort-Instruktionen verwendet werden können.

Wenn in einer Programmschleife gearbeitet werden soll, muß. die Instruktion ein Indexregister aufsetzen und jedesmal am nde der Schleife eine bedingte Verzweigung ausführen. Diese

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Verzweigung testet den Inhalt des Indexregisters und führt eine bedingte Verzweigung zurück zum Anfang der Schleife durch. Bei den meisten Anwendungen tritt eine Zweiwort-Verzweigungsinstruktion beträchtlich oft im Instruktionspeicher auf. Dadurch entsteht der Nachteil, daß für Verzweigungsanwendungen der genannten Art erhebliche Programmspeicherkapazität zur Verfügung gestellt werden muß.

Es ist daher die Aufgabe der vorliegenden Erfindung, eine Lösung für die Handhabung von Programmschleifen anzugeben, die weniger Speicherkapazität erfordert. Weniger Speicherkapazität aber bedeutet die Verwendung kleinerer und somit preislich günstigerer Speicher.

Gelöst wird diese Aufgabe der Erfindung durch die im Hauptanspruch angegebenen Merkmale. Vorteilhafte Ausgestaltungen und Weiterbildungen des Gegenstandes der Erfindung sind den Unteransprüchen zu entnehmen.

Durch die Erfindung wird also der Vorteil erzielt, daß bei der Durchführung von Programmschleifen, insbesondere bei einem Mikrorechner der genannten Art, durch Verwendung nur ein Wort langer nicht bedingter Verzweigungsinstruktionen anstelle von zwei Wörter langen bedingten Verzweigungsinstruktionen beträchtlicher Speicherplatz eingespart wird. Im folgenden wird ein Ausführungsbeispiel der Erfindung anhand der beiliegenden Figuren näher beschrieben.

Es zeigen:

Fig. 1 ein Blockschaltbild eines Einchip-Mikrorechners,

in dem die Verzweigungssteuerung nach der vor-' liegenden Erfindung eingebaut ist,

Fig. 2 eine Tabelle, welche die Instruktionsbit-Vert

teilung des Instruktionssatzes für den Einchip-

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- 6 mikrorechner nach Fig. 1 angibt,

Fig. 3 eine schematische Darstellung des Instruktionsformats von kurzen Instruktionen,

Pig. 4 eine schematische Darstellung des Instruktionsformats langer Instruktionen,

Fig. 5 eine Darstellung des allgemeinen Formats eines Operandenfeldes für Instruktionen, die einen Zugriff zum Lese-/Schreibspeicher (RAS) erfordern,

Fig. 6 eine Darstellung des Adressenformats für den Lese-/Schreibspeicher,

ig. 7 eine Darstellung des Formats einer besonderen nicht bedingten Verzweigungsinstruktion (ÜBR),

Fig. 8 ein Zeitdiagramm, das eine Übersicht über die

relative Zeitsteuerung der Komponenten des Mikro rechners gibt,

Fig. 9 ein Flußdiagramm, das die Schritte aufzeigt,

die zur Ausführung einer speziellen nicht beding ten Verzweigungsinstruktion erforderlich sind unä

ig. 10 ein Blockschaltbild des Operationsdecodierers und der Operationsausführungseinheit, die für die Ausführung einer Verzweigungsinstruktion erforderlich sind.

er Verzweigungsmechanismus der vorliegenden Erfindung ist für eine Verwendung in solchen Rechnern geeignet, die mit einem !gespeicherten Programm betrieben werden, in dem Verzweigungsoperationen auszuführen sind. Als Beispiel eines Rechners ist SA 977 061

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im vorliegenden Fall der in Fig. 1 schematisch dargestellte Einschip-Mikrorechner verwendet worden.

3er Mikrorechner wird zusammen mit einem Zeitsteuerchip und einem Verbraucher verwendet, der im vorliegenden Beispiel eine Sommunikationsschleife ist. Einzelheiten des Zusammenspiels zwischen dem Mikrorechner und der Kommunikationsschleife werden im folgenden nicht erörtert, da sie für das Verständnis der Erfindung nicht notwendig sind. Über die Eingangssammelleitung 42 werden mehrere Signale herangeführt, einschließlich vier kommunikationsorientierter und sechs verbraucherbezogener Signale. Jedes Eingangssignal wird verriegelt und dem Mikrorechner angeboten. Über die AusgangsSammelleitung werden mehrere Signale abgegeben, einschließlich sieben kommunikationsorientierter und neun verbraucherorientierter Signale. MIe Ausgangssignale werden verriegelt und dem externen System angeboten. Das Blockdiagramm der Fig. 1 zeigt die wesentlichen Teile des als Ausführungsbeispiel verwendeten Mikrorechners. Es ist zu sehen, daß der Mikrorechner über einen Festwertspeicher (ROS) 12 und einen Lese-/Schreibspeicher (RAS) 14 /erfügt. Der Festwertspeicher 12 enthält eine große Anzahl, beispielsweise 1024 Instruktionswörter zu 12 Bits. Er dient zur Speicherung des Programms, welches das System betreibt. Der Lese-/Schreibspeicher 14 enthält beispielsweise 96 lese-/schrei3-Eähige Einbit-Speicherzellen, die in drei Seiten zu 32 Bits Drganisiert sind.

Oie generelle Taktsteuerung des Mikrorechners wird von einem (nicht dargestellten) Taktsteuerchip ausgeübt. Die Taktsignale (vgl. Fig. 8) bestehen aus den Takt 2-Signalen und den Zeittaktsignalen RCA für den Festwertspeicher 12 und RCB für den Lese-/Schreibspeicher 14. Das Takt 2-Signal dient zur Weiterschaltung des Instruktionszählers. Während jedes Takt 2-Zyklus

rd eine Instruktion ausgeführt. Die Taktsignale RCA und RCB sind die Signale, die für einen kontinuierlichen Betrieb des

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ese-ZSchreibspeichers 14 auf dem Chip erforderlich sind, wohingegen die Signale ROS SEL und ROS REST die Signale darstellen, die für den Betrieb des Festwertspeichers 12 auf dem tfikrorechnerchip benötigt werden. Der A-Taktgeber 16 befindet sich auf dem Chip und erzeugt die A-Taktsignale. Alle Werte, d für eine Instruktionsausführung erforderlich sind, müssen bis zur Rückflanke eines A-Taktsignals vorliegen. Der Α-Takt dient zur Durchschaltung der Ergebnisse der laufenden Instruktion in die internen Register und Schieberegister. Die Festwertpeicher-Taktsignale steuern die Adressierung der Programminstruktionen, die von der Adresse im Instruktionsadressenregister (IAR) 18 spezifiziert sind. Diese Instruktion wird dann vom Festwertspeicher 12 in das Instruktionsregister 20 aus gelesen. Der Operationscodeteil der Instruktion, der. in das Operationsregister (OP) 22 übertragen wird, wird zur Durchführung der Operation decodiert (vgl. Fign. 3 und 4 bezüglich des Operationscodes). Das Operationsregister 22 enthält logische Schaltkreise für die Decodierung eines Operationscodes, deren Ausgangssignale die Ausführung der Instruktion steuern. Der Operationscode wird mit der Rückflanke des Α-Taktes decodiert, so daß alle für die Ausführung der Instruktion bis zu diesem Zeitpunkt vorliegen müssen. Der Rest der Instruktion ird in das Operandenregister 24 übertragen, wo dieser Teil der Instruktion gespeichert wird, über die Leitung 26 werden Daten, gesteuert von den Ausgangssignalen des Operationsregisters 22 vom Register 24 zu dem Lese-/Schreibspeicher 14 und mehreren internen Registern übertragen, einschließlich eines ersten Indexregisters (XR1) 28, eines nicht bedingten erzweigungsregisters (UBR) 30, eines zweiten Indexregisters XR2) 32 und eines Bankregisters (BAK) 34. Das "x" in Fig. 1, lit dem verschiedene Leitungen gekennzeichnet sind, bedeuten orschaltungen, die von den Steuerbits gesteuert werden, die us dem Operationscode und/oder der Instruktionsausführung .bgeleitet werden.

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Das erste Indexregister 28 ist ein vier Bit langer, rückgecoppelter Schieberegisterzähler einer geeigneten Ausführungs-Eorm. Er wird jedesmal weitergeschaltet, wenn eine nicht beding be Verzweigungsinstruktionsoperation UBR mit diesem ersten Indexregister 28 ausgeführt wird. Das erste Indexregister wird nit den Festwertspeicherbits 8, 9, 10 und 11, die sich im Operandenregister 24 befinden, geladen, wenn eine LRI-Operation decodiert wird (vgl. fünfte Zeile von unten in der Tabelle in Pig. 2). Die lauter Nullen-Bedingung wird decodiert und als Bedingung dafür benutzt, bei Verzweigungsinstruktionen nicht zu verzweigen.

Das UBR-Register 30 ist ein Einbit-Register, das in einer bestimmten Ausführung aus einer einzigen Verriegelungsschaltung besteht. Dieses Register dient zur Modifizierung der Ausführung einer nicht bedingten Verzweigungsoperation, damit diese für die Steuerung von Schleifen verwendet werden kann. Das UBR-Register verhindert, wenn es eingestellt ist, eine nicht bedingte Verzweigung, wenn der Inhalt des XRI-Registers 28 Null ist.

Das zweite Indexregister 32, das in einer bestimmten Ausführungsform aus einem Dreibit-Binärzähler besteht, wird jedesmal weitergeschaltet, wenn eine Lese-ZSchreibspeicheradresse durch Indizierung und Inkrementierung (Bits 5 und 11) gebildet wird. Das XR2-Register wird mit einer LRI-Operation mit dem Festwertspeicherbit 4=0 zurückgestellt. Die Ausgangssignale dieses Registers dienen zur Bildung der Lese-/ Schreibspeicheradresse, wenn eine Indizierung spezifiziert wird.

Der Datenpfad innerhalb des Mikrorechners umfaßt eine arithmetische und logische Einheit (ALU) 36, deren Ausgang mit einem Akkumulator (ACU) 38 und mit einer übertragsverriege- - lungsschaltung (C VERR) 40 verbunden ist. Die Daten aus dem Lese-ZSchreibspeicher 14 können über die Eingangssammellei-

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tung 42 zu der arithmetischen und logischen Einheit 36, und die Ausgangsdaten des Akkumulators 38 über die Ausgangssammelleitung 44 zu einem zugeordneten Ein-/Ausgabegerät über die E/A-Geräte-Schnittstellenlogik 46 oder zu einem oder mehreren der anderen Ausgänge der Ausgangssammelleitung 44 übertragen werden.

Die Eingangssammelleitung 42 verfügt über logische Steuerschaltungen, um die verschiedenen Signalquellen auf eine gemeinsame Leitung zu schalten. Die Eingangssammelleitung bedi die selektive Durchschaltung von Daten von der Eingangssammelleitungslogik oder von Daten aus dem Lese-/Schreibspeicher 14. Die Auswahl wird von dem Festwertspeicherbit 4 gebildet, das eine binäre Null ist, wenn der Lese-/Schreibspeicher als Quelle dient und das binär Eins für Spezialzweckregister oder andere Eingangsquellen ist. Die Decodierlogik für die Quellenbestimmung decodiert die Festwertspeicherbits 6 bis 11. Es ergeben sich dabei individuelle Leitungen für die Durchschaltung sowohl für Quellen, als auch für Verbraucher. Die Eingangssammelleitung, die Ausgangsleitungen des Akkumulators 38 und die Ausgangsleitung der Übertragungsverriegelung 40 stellen die Dateneingänge für die arithmetische und logische Einheit 36 dar. Die Op-Codebits 0 bis 4 schalten selektiv das entsprechende Ausgangssignal der arithmetischen und logischen Einheit über ein komplexes ODER-Tor auf den Dateneingang des Akkumulators 38 und über die Ausgangsleitung der Übertragsverriegelungsschaltung 40 auf den Eingang der Über tr agsverriegelungs schaltung 40, die wiederum eine der Ausgangssammelleitungs-Verriegelungsschaltungen ist. Diese Logik bedient alle Quelloperationen.

Der verwendete Einchip-Mikrorechner ist eine Einadreßmaschine mit einem Einbit-Akkumulator als der besagten Lokation des zweiten Operanden und des Resultatoperanden. Der In-

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struktionssatz {vgl, Fig. 2) verfügt über vier verbindende . (Operationen (AND, ORA, 0IA, EOR), zwei Übertragungsopera- tionen {LDA, TA), eine Direktlaäeoperation (LRl), eine arithmetische Operation (ADD) und drei Verzweigungsoperationen (UBR, LBR und EBR) sowie zwei Einstelloperationen (SET und RST). Die bedingten Verzweigungsoperationen verzweigen bei Akkumulator 1,2 oder nicht bedingt. Die bedingten Verzweigungs Instruktionen haben die Länge von zwei Festwertspeicherwörtern (vgl. Fig. 4)_r während alle übrigen Instruktionen die Länge eines Festwertspeicherwortes haben (vgl. Fig. 3). Die Funktion der nicht bedingten Verzweigungsinstruktion (UBR) kann durch ein internes Register modifiziert werden; das UBR-Register 30 wird ein "Tester und Verzweiger bei Index"-Register 1 (28}, wie im folgenden noch ausführlich beschrieben werden wird.

Das allgemeine Instruktionsforaict ist in Fig» 3 für kurze" Instruktionen und in Fig. 4 für lange Instruktionen gezeigt. Bei kurzen Instruktionen definieren die hochstelligen Bits 0 bis 3 den Operationscode, Bit 4, das Feld a, den Lese-/ Schreibspeicher 14 als Quelle oder Bestimmung, wenn es Binär Null und ein Spezialzweckregister als Quelle oder Bestimmung, wenn es binär Eins ist. Das Feld b, also die Bits 5 bis 11, beinhalten den Operanden, und wenn Bit 4 den Lese-/Schreibspeicher 14 spezifiziert, das Format des Operandenfeldes, wie es in Fig. 5 dargestellt ist. Für die Lese-/Schreibspeicheradressierung spezifiziert Bit 5, wenn das d-Feld binär Eins enthält, daß der Inhalt des XR2-Registers 32 als die drei niedrigstelligen Adressenbits (Indizierung) für den Lese-/Schreibspeicher verwendet werden. Wenn Bit 4 den Lese-/Schreibspeicher 14 spezifiziert, dann wird Feld e, also das Bit 6, als hochstelliges Adressenbit für den Lese-/ Schreibspeicher verwendet (vgl. Fig. 6). Wenn dieses Bit 6 binär Eins ist, dann wird das nächstniedrigere Bit auf binär Null gezwungen. Wenn das Bit 6 binär Null ist, dann werden die im BANK-Register 34 enthaltenen Bits als die nächsthöheren

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Adreßbits des Lese-ZSchreibspeichers verwendet (Seitenadressierung) .

Wenn Bit 4 der Instruktion binär Eins ist, dann dienen alle sieben Bits des Operanden (Bits 5 bis 11) zur Bestimmung der Quelle oder Bestimmung, je nachdem, was die Instruktion im Op-Codefeld spezifiziert.

Lange Instruktionen bestehen aus zwei Festwertspeicherwörtern, von denen das erste das gleiche Format hat wie die kurzen Instruktionen. Das zweite Wort (vgl. Fig. 4) verwendet die Bits O und 1 (Feld c), um einen Verzweigungsbedingungscode zu bilden, der folgenden Aufbau hat:

Code Bedingung

01 verzweige, wenn ACU = O

10 verzweige, wenn ACU = 1

11 nicht bedingte Verzweigung

Die Bits 2 bis 11 definieren dann die Verzweigungsadresse.

Die Tabelle in Fig. 2 zeigt die Bitzuteilungen innerhalb des Instruktionssatzes, der über folgende Instruktionen verfügt:

Op Code 0 (Nummernbezeichnung Spalte 2) betrifft eine kurze Instruktion LDA (Op Name Spalte 3) zum Laden des Akkumulators von einer Quelle,

Op Code 1 bezieht sich auf eine kurze Instruktion AND

zur Durchführung einer logischen UND-Operation mit den Inhalten des Akkumulators und einer Quelle,

Op Code 3 bezieht sich auf eine kurze Instruktion ORA

zur Durchführung einer logischen ODER-Operation mit den Inhalten des Akkumulators und einer Quelle/

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Op Code 3 bezieht sich auf eine kurze Instruktion ΟΙΑ zur Durchführung einer logischen ODER-Operation mit den Inhalten des Akkumulators und einer Quelle mit anschließender Invertierung des
Resultats,

Op Code 4 bezieht sich auf eine kurze Instruktion EOR für die Durchführung einer EXKLUSIV-ODER-Operation mit den Inhalten des Akkumulators und einer Quelle,

Op Code 5 bezieht sich auf eine lange Instruktion EBR zur Durchführung einer EXKLUSIV-ODER-Operation mit den Inhalten des Akkumulators und einer Quelle und einer anschließenden Verzweigung bei Auftreten einer bestimmten Bedingung,

Op Code 6 bezieht sich auf eine kurze Instruktion ADD zur Durchführung einer Additionsoperation mit Übertrag bezüglich des Inhaltes des Akkumulators und einer Quelle,

Op Code 7 bezieht sich auf eine lange Instruktion LBR zum Laden des Akkumulators von einer Quelle und zur Durchführung einer Verzweigung bei Auftreten einer bestimmten Bedingung,

Op Code 8 ist eine spezielle kurze Instruktion LRI zum direkten Laden des Indexregisters, des UBR-Registers und des Bankregisters,

Op Code 9 bezieht sich auf eine kurze Instruktion STA zur Speicherung des Inhalts des Akkumulators an einer Bestimmung (unter Bestimmung ist jede Stelle in einer Datenverarbeitungsanlage zu verstehen, zu der Daten oder Steuersignale gesendet werden),

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Op Code 10 bezieht sich auf eine kurze Instruktion RST zur Rückstellung der Bestiinmungsangabe auf Null,

Op Code 11 betrifft eine kurze Instruktion SET zur Einstellung der Bestiinmungsangabe auf Eins und

Op Code 12 bezieht sich auf eine kurze Instruktion UBR zur Durchführung einer nicht bedingten Verzweigung. Diese Instruktion kann aber in Abhängigkeit von dem Inhalt eines internen Registers zu einer bedingten Verzweigung modifiziert werden.

Die nicht bedingte Verzweigungsinstruktion UBR ist als eine bedingte Verzweigung hilfreich, wobei der Zustand des UBR-Registers 30 das Bestimmungsglied ist. Zur Erläuterung der UBR-Instruktion kann folgender Ablauf dienen:

	LRI	Schleifenzählung
Schleife 1	ADD	Eins
	UBR	Schleife 1
	SET	Durchlaufen

Die LRI-Instruktion überträgt Daten über die Sammelleitung zu den internen Registern, wenn sie im Operationsregister 22 decodiert wird auf folgende Weise: Die niedrigstelligen vier Bits 8 bis 11 dienen als direkte Daten, die in das erste
Indexregister 28 geladen werden. Bit 7 wird in das UBR-Register 30 eingegeben. Bit 5 gelangt zum BANK-Register 34, wenn

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Bit 6 eine binäre Eins ist. Wenn das Bit 4 eine binäre Eins ist, wird das zweite Indexregister 32 zurückgestellt. Der im ersten Indexregister 28 gespeicherte Wert repräsentiert die Anzahl der gewünschten Durchläufe durch die Schleife, wohingegen der im UBR-Register 30 gespeicherte Wert festlegt, ob die Verzweigungen nicht bedingt (wenn binär Null) oder bedingt {binär Eins) ist.

Die UBR-Instruktion wird im Operationsregister 22 und deren logischen Schaltungen in Steuersignale decodiert, die auf der Abfühlung des UBR-Operationscode in den beiden hochstelligen Bitpositionen und der gleichzeitigen Abfühlung des Zustandes des UBR-Registers 30 basieren. Wenn der Inhalt des UBR-Registers binär Null ist, dann ist die Verzweigung eine nicht bedingte, so daß die nächste auszuführende Instruktion diejenige ist, die in der Verzweigungsadresse, in der UBR-Instruktion spezifiziert ist.

Wenn der Inhalt des UBR-Registers 30 eine binäre Eins ist, dann wird der Inhalt des ersten Indexregisters 28 abgefühlt. Wenn dieser binär Null ist, dann wird keine Verzweigung durchgeführt und die nächste auszuführende Instruktion ist die SET-Instruktion, die nächste sequentielle Instruktion in der dargestellten Ablauffolge ist. Wenn aber der Inhalt des ersten Indexregisters 28 nicht binär Null ist, dann wird er um Eins vermindert, und es wird eine bedingte Verzweigung zum Anfang der Schleife durchgeführt. Diese Operationsfolge wird solange durchgeführt, bis der Inhalt des ersten Indexregisters 28 binär Null geworden ist. Wenn dieses auftritt, wird keine Verzweigung mehr durchgeführt und die Schleife somit beendet. Der Inhalt des UBR-Registers 30 wird dann auf binär Null zurückgestellt, um die nicht bedingte Verzweigungsinstruktion UBR auf ihre ursprüngliche Punktion einzustellen.

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Fig. 10 zeigt ein Blockdiagrainiti des Operationsdecodierers 22, der, wie bereits erwähnt wurde, nicht nur ein Operationsre· gister ist, sondern auch die Schaltkreise zur Decodierung und Ausführung einer Instruktion beinhaltet. Sie weist im wesentliches ein UND-Tor 52 auf, das ein Ausgangssignal NBV (nicht bedingte Verzweigung) erzeugt, wenn die Festwertspeicherbits 1 und 0 beide binär Eins sind und der Inhalt des UBR-Registers 30 binär Null ist. Unter Bezugnahme auf Fig. 2 wird deutlich, daß die Verzweigungsinstruktion UBR die einzige Instruktion ist, in der die beiden hochstelligen Bits des Operationscodes, das sind die Festwertspeicherbits 0 und 1, binär Eins sind. Das UND-Tor 52 zeigt daher eine Verzweigungsinstruktion UBR und den binär Null-Inhalt im UBR-Register 30 an, beides Bedingungen für die Ausführung der UBR-Instruktion als eine nicht bedingte Verzweigung.

Das UND-Tor 50 erzeugt ein Ausgangssignal, wenn die Festwertspeicherbits 0 und 1 (ROS 0, ROS 1), beide binär Eins sind und wenn der Inhalt des UBR-Registers 30 nicht binär Null ist. Dieses Ausgangssignal wird zu jeweils einem Eingang der beiden UND-Tore 54 und 56 übertragen. Das UND-Tor 54 erzeugt das Ausgangssignal "keine Verzweigung", wenn Koinzidenz des Ausgangssignales des UND-Tores 50 und eines Signales vorliegt, das angibt, daß der Inhalt des ersten Indexregisters 28 binär Null ist. Der Inhalt des ersten Indexregisters 28 wird von einem UND-Tor 58 überprüft, das über mehrere Eingänge verfügt und jeweils ein Eingang mit dem Null-Ausgang einer anderen Stufe des genannten Registers verbunden ist.

Wenn der im ersten Indexregister 28 gespeicherte Wert nicht gleich binär Null ist und außerdem das UND-Tor 50 leitend ist, dann wird von dem UND-Tor 56 das Signal "Verzweigung"· erzeugt. Dieses Signal wird auch zu dem Schiebeeingang des ersten Indexregisters 28 übertragen, damit es den in diesem

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Register gespeicherten Wert um Eins vermindern kann, wodurch die Funktion der Schleifendurchlaufzählung während der Ausführung der UBR-Instruktion wahrgenommen wird.

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Claims

- -K PATENTAN SPRÜCHE

Iy Einrichtung zur Ausführung einer speziellen Verzweigungsinstruktion in einer elektronischen Datenverarbeitungsanlage mit einem Prozessor, einem Haupt- und Mikrocodespeicher und mehreren internen Registern, gekennzeichnet durch

- ein erstes Register (30; Fig. 1) zur Speicherung einer Information, welche die Verzweigungsart (bedingt, nicht bedingt) definiert,

- ein zweites Register (28) zur Speicherung eines Wertes, der eine gewünschte Anzahl von Schleifendurchläufen definiert,

- eine Steuerschaltung (50 bis 58;- Fig. 10) zur Ausführung einer speziellen Verzweigungsinstruktion als eine nicht bedingte Verzweigung zu einer in der Instruktion spezifizierten Verzweigungsadresse, wenn der erforderliche Identifierungscode (z.B. binär Null) im ersten Register vorliegt, oder als bedingte Verzweigung zu einer in der Instruktion spezifizierten Adresse und Verminderung des Wertes im zweiten Register, wenn der erforderliche Identifizierungscode (z.B. binär Eins) im ersten Register und ein Wert φ 0 im zweiten Register vorliegen oder als keine Verzweigung (Fortsetzung mit der nächsten linearen Adresse), wenn der erforderliche Identifizierungscode (z.B. binär Eins) im ersten und ein Wert = Null im zweiten.Register vorliegen.

2. Einrichtung nach Anspruch 1, dadurch gekennzeichnet,

daß die Verzweigungsinstruktionen und andere Instruktionen des Mikrocodes in einem Festwertspeicher (12; Fig. 1) gespeichert sind.

3. Einrichtung nach Anspruch 1, dadurch gekennzeichnet, daß eine Schaltungsanordnung vorgesehen ist, die die er-

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forderliche Information in das erste (30) und zweite Register (28) unmittelbar vor der Ausführung der Verzweigungsinstruktion überträgt.

4. Einrichtung nach Anspruch 1, gekennzeichnet durch eine Anordnung zur Rückstellung des Inhalts des ersten Registers (30; Fig. 1) vor der Ausführung der nächsten sequentiellen Instruktion, wenn keine Verzweigung durchgeführt wird.

5. Verfahren zum Betrieb einer in den Ansprüchen 1 bis 4 gekennzeichneten Einrichtung, gekennzeichnet durch folgende Verfahrensschritte:

- Decodierung der in einer Instruktion der ersten Instruktionsfolge enthaltenen Information, welche die Verzweigungsart und Adresse angibt,

- Erkennung des im ersten Register (30; Fig. 1) enthaltenen Identifizierungscodes,

- nicht bedingtes Verzweigen zu einer zweiten Instruktions folge, welche durch die Verzweigungsadresse gekennzeichnet ist, bei Vorhandensein eines Identifizierungscodes (z.B. binär Null) im ersten Register,

- Feststellen, nach dem Fehlen des Identifizierungscodes (z.B. binär Null), im ersten Register das Vorhandensein eines Wertes Null im zweiten Register (28),

- Verzweigung zu einer zweiten Instruktionsfolge, die durcja die Verzweigungsadresse spezifiziert ist und

- Verminderung des im zweiten Register enthaltenen Wertes um Eins in Abhängigkeit davon, ob dieser Wert zu Beginn mit Null festgestellt wurde oder nicht und

- keine Verzweigung, wenn der Wert Null im zweiten Register festgestellt wird.

Verfahren nach Anspruch 5, gekennzeichnet durch folgenden weiteren Verfahrensschritt:

- Übertragen der erforderlichen Daten in das erste und

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zweite Register unmittelbar vor der Ausführung einer Verzweigungsinstruktion.

7. Verfahren nach Anspruch 5 und/oder 6, gekennzeichnet durch folgenden zusätzlichen Verfahrensschritt: - Rückstellen des ersten Registers auf den Wert Null vor der Ausführung der nächsten sequentiellen Instruktion, wenn keine Verzweigung durchgeführt wird.

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