JPS61229134A - マイクロコンピユ−タ - Google Patents
マイクロコンピユ−タInfo
- Publication number
- JPS61229134A JPS61229134A JP60070224A JP7022485A JPS61229134A JP S61229134 A JPS61229134 A JP S61229134A JP 60070224 A JP60070224 A JP 60070224A JP 7022485 A JP7022485 A JP 7022485A JP S61229134 A JPS61229134 A JP S61229134A
- Authority
- JP
- Japan
- Prior art keywords
- program
- microcomputer
- rom
- stored
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012360 testing method Methods 0.000 claims abstract description 18
- 230000004044 response Effects 0.000 abstract description 3
- 230000002401 inhibitory effect Effects 0.000 abstract 1
- 238000011990 functional testing Methods 0.000 description 5
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 3
- 238000012790 confirmation Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
- G06F11/362—Software debugging
- G06F11/3648—Software debugging using additional hardware
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は顧客から要求されたプログラム（ユーザプログ
ラム）が格納された読み出し専用メモリ（以下、ＲＯＭ
という）ｔ−具備するマイクロコンピュータに関し、と
くにその試験機構に関する。
ラム）が格納された読み出し専用メモリ（以下、ＲＯＭ
という）ｔ−具備するマイクロコンピュータに関し、と
くにその試験機構に関する。
従来、上記ＲＯＭ内蔵のマイクロコンピータの試験には
、マイクロコンピュータに試験モードを設定し、その状
態でマイクロコンピュータの入力端子を通して外部から
命令を入力し、その応答を期待値と比較する機能試験と
、顧客が要求したプログラムが格納されているＲＯＭの
情報を端子よシ外部へ出力し、顧客のプログラムを基に
して予め作った期待値情報と比較するＲＯＭ内容確認試
験とが必要である。前者の機能試験において、外部から
入力する命令はマイクロコンピュータを製造するメーカ
側で作るので命令のシーケンスは限定されてしまう。こ
れに対して、ＲＯＭに格納される顧客のプログラムは無
数の命令シーケンスが考えられる。一方、後者のＲＯＭ
内容確認試験では、顧客の注文通りの命令が正しく 、
ＲＯＭに格納されたかどうかを確認するだけで、顧客の
プログラムが正確にマイクロコンピュータを動ずかどう
かは確認できない。
、マイクロコンピュータに試験モードを設定し、その状
態でマイクロコンピュータの入力端子を通して外部から
命令を入力し、その応答を期待値と比較する機能試験と
、顧客が要求したプログラムが格納されているＲＯＭの
情報を端子よシ外部へ出力し、顧客のプログラムを基に
して予め作った期待値情報と比較するＲＯＭ内容確認試
験とが必要である。前者の機能試験において、外部から
入力する命令はマイクロコンピュータを製造するメーカ
側で作るので命令のシーケンスは限定されてしまう。こ
れに対して、ＲＯＭに格納される顧客のプログラムは無
数の命令シーケンスが考えられる。一方、後者のＲＯＭ
内容確認試験では、顧客の注文通りの命令が正しく 、
ＲＯＭに格納されたかどうかを確認するだけで、顧客の
プログラムが正確にマイクロコンピュータを動ずかどう
かは確認できない。
この為に、メーカ側で行った試験では良品となるが実装
の状態では命令の組合わせに起因する不良のため正しく
動作しない場合があった。
の状態では命令の組合わせに起因する不良のため正しく
動作しない場合があった。
本発明はＲＯＭに格納された顧客のプログラムにもとづ
いてコンピュータが正しく動作するか否か確認する為に
、顧客のプログラムが格納された読み出し専用メモリの
試験時に、分岐命令を禁止しながら読み出し専用メモリ
に格納されているプログラムを実行する簡易な回路を具
備したことｔ特徴とする。
いてコンピュータが正しく動作するか否か確認する為に
、顧客のプログラムが格納された読み出し専用メモリの
試験時に、分岐命令を禁止しながら読み出し専用メモリ
に格納されているプログラムを実行する簡易な回路を具
備したことｔ特徴とする。
第１図は本発明の一実施例のブロック図である。
１はＲＯＭ、２はデータバス、３はインストラクション
デコーダ、４は分岐命令によるアドレスロード信号、５
はプログラムカウンタリセット信号、６は分岐命令禁止
信号、７はプログラムカウンタ。
デコーダ、４は分岐命令によるアドレスロード信号、５
はプログラムカウンタリセット信号、６は分岐命令禁止
信号、７はプログラムカウンタ。
８は分岐命令禁止信号発生回路、９はテストモード信号
である。マイクロコンピュータの試験において、ＲＯＭ
に内蔵されているプログラムに対スる機能試験全行なう
時、テストモード信号９により分岐命令禁止信号発生回
路８が動作状態になり、プログラムカウンタリセット信
号５によ）プログラムカウンタ７はθ番地に設定される
。次に、プログラムカウンタ７は０番地から順次インク
リメントされる。これに応答して、読み出された命令が
インストラクションデコーダ３に送信され解読される。
である。マイクロコンピュータの試験において、ＲＯＭ
に内蔵されているプログラムに対スる機能試験全行なう
時、テストモード信号９により分岐命令禁止信号発生回
路８が動作状態になり、プログラムカウンタリセット信
号５によ）プログラムカウンタ７はθ番地に設定される
。次に、プログラムカウンタ７は０番地から順次インク
リメントされる。これに応答して、読み出された命令が
インストラクションデコーダ３に送信され解読される。
インストラクションデコーダ３からシステムの各所に制
御信号が送られ、それによってマイクロコンピュータは
動作される。途中分岐命令がＲＯＭからインストラクシ
ョンデコーダ３に送られた場合５通常はプログラムカウ
ンタ７にＲＯＭからの番地データをロードするためのロ
ード信号４が発生されて、プログラムカウンタ７に分岐
先を示す番地データが設定される。しかしこのテストモ
ードでは分岐命令禁止信号発生回路８によって分岐動作
が禁止されているので、インストラクションデコーダ３
からアドレスロード命令が出る毎に分岐命令禁止信号６
が低レベルになり、アドレスロード信号４は無視される
。この為に、顧客のプログラムの中にループプログラム
があっても。
御信号が送られ、それによってマイクロコンピュータは
動作される。途中分岐命令がＲＯＭからインストラクシ
ョンデコーダ３に送られた場合５通常はプログラムカウ
ンタ７にＲＯＭからの番地データをロードするためのロ
ード信号４が発生されて、プログラムカウンタ７に分岐
先を示す番地データが設定される。しかしこのテストモ
ードでは分岐命令禁止信号発生回路８によって分岐動作
が禁止されているので、インストラクションデコーダ３
からアドレスロード命令が出る毎に分岐命令禁止信号６
が低レベルになり、アドレスロード信号４は無視される
。この為に、顧客のプログラムの中にループプログラム
があっても。
そのループを無視して命令を実行する為ＲＯＭＫ格納さ
れたプログラムによる命令のシーケンスはθ番地から順
々に最後のアドレスまで実行される。
れたプログラムによる命令のシーケンスはθ番地から順
々に最後のアドレスまで実行される。
この試験時、マイクロコンピュータの端子から出力され
る結果データと比較されるべき期待値は顧客のプログラ
ムを基にして予め作成しておく。このようにして、ＲＯ
Ｍテスト時において、顧客のプログラムにもとづく命令
シーケンス毎にマイクロコンピュータの機能が確認でき
る。但し、この場合分岐命令と分岐命令の行き先きのア
ドレスにおる命令との組合せは確認できないかもしれな
いが、これは機能試験において１分岐命令と他の命令と
の組合せ試験を行えばよい。
る結果データと比較されるべき期待値は顧客のプログラ
ムを基にして予め作成しておく。このようにして、ＲＯ
Ｍテスト時において、顧客のプログラムにもとづく命令
シーケンス毎にマイクロコンピュータの機能が確認でき
る。但し、この場合分岐命令と分岐命令の行き先きのア
ドレスにおる命令との組合せは確認できないかもしれな
いが、これは機能試験において１分岐命令と他の命令と
の組合せ試験を行えばよい。
以上説明したように、簡単な回路金もって、顧客のプロ
グラムによるＲＯＭの命令シーケンスの機能試験ができ
、市場に出る命令の組合せによる不良が減少するという
大きな効果がある。
グラムによるＲＯＭの命令シーケンスの機能試験ができ
、市場に出る命令の組合せによる不良が減少するという
大きな効果がある。
第１図は本発明の実施例である。
Claims (1)
- ユーザプログラムが格納された読出し専用メモリを内蔵
するマイクロコンピュータにおいて、メモリ試験時に分
岐命令を禁止しながら、前記読出し専用メモリに格納さ
れている命令をアドレス順に実行する回路を設けた事を
特徴とするマイクロコンピュータ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60070224A JPS61229134A (ja) | 1985-04-03 | 1985-04-03 | マイクロコンピユ−タ |
| US06/847,742 US4870573A (en) | 1985-04-03 | 1986-04-03 | Microcomputer capable of testing execution of a program with no branch |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60070224A JPS61229134A (ja) | 1985-04-03 | 1985-04-03 | マイクロコンピユ−タ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61229134A true JPS61229134A (ja) | 1986-10-13 |
Family
ID=13425362
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60070224A Pending JPS61229134A (ja) | 1985-04-03 | 1985-04-03 | マイクロコンピユ−タ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4870573A (ja) |
| JP (1) | JPS61229134A (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2723238B2 (ja) * | 1988-01-18 | 1998-03-09 | 株式会社東芝 | 情報処理装置 |
| US5519873A (en) * | 1990-08-31 | 1996-05-21 | International Business Machines Corporation | Apparatus for switching digital command execution between a general purpose microprocessor and dedicted execution logic |
| US5434986A (en) * | 1992-01-09 | 1995-07-18 | Unisys Corporation | Interdependency control of pipelined instruction processor using comparing result of two index registers of skip instruction and next sequential instruction |
| US20030061545A1 (en) * | 1994-09-30 | 2003-03-27 | Chandrashekhar S. Patwardhan | Method and apparatus for providing test mode access to an instruction cache and microcode rom |
| US5581776A (en) * | 1995-02-03 | 1996-12-03 | Nokia Mobile Phones Limited | Branch control system for rom-programmed processor |
| US5905881A (en) * | 1995-11-30 | 1999-05-18 | Unisys Corporation | Delayed state writes for an instruction processor |
| US5867699A (en) * | 1996-07-25 | 1999-02-02 | Unisys Corporation | Instruction flow control for an instruction processor |
| US5944841A (en) * | 1997-04-15 | 1999-08-31 | Advanced Micro Devices, Inc. | Microprocessor with built-in instruction tracing capability |
| US5933626A (en) * | 1997-06-12 | 1999-08-03 | Advanced Micro Devices, Inc. | Apparatus and method for tracing microprocessor instructions |
| DE19753730B4 (de) * | 1997-12-04 | 2009-04-16 | Robert Bosch Gmbh | Vorrichtung zum Steuern einer Brennkraftmaschine |
| WO2001020455A1 (en) * | 1999-09-10 | 2001-03-22 | Koninklijke Philips Electronics N.V. | Microcomputer with test instruction memory |
| US6658557B1 (en) | 2000-05-25 | 2003-12-02 | Advanced Micro Devices, Inc. | Synthesizing the instruction stream executed by a microprocessor from its branch trace data |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6031653A (ja) * | 1983-08-01 | 1985-02-18 | Nec Corp | ワンチツプマイクロコンピユ−タ |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3713108A (en) * | 1971-03-25 | 1973-01-23 | Ibm | Branch control for a digital machine |
| US4042972A (en) * | 1974-09-25 | 1977-08-16 | Data General Corporation | Microprogram data processing technique and apparatus |
| JPS5161749A (en) * | 1974-11-26 | 1976-05-28 | Fujitsu Ltd | Deetashorisochino shoriringuseigyohoshiki |
| DE2617485C3 (de) * | 1976-04-22 | 1980-09-18 | Nixdorf Computer Ag, 4790 Paderborn | Schaltungsanordnung für Datenverarbeitungsanlagen zur Abarbeitung von Mikrobefehlsfolgen |
| US4091445A (en) * | 1977-01-18 | 1978-05-23 | Honeywell Information Systems Inc. | Program switching monitor |
| US4287559A (en) * | 1977-02-09 | 1981-09-01 | Texas Instruments Incorporated | Electronic microprocessor system having two cycle branch logic |
| US4179737A (en) * | 1977-12-23 | 1979-12-18 | Burroughs Corporation | Means and methods for providing greater speed and flexibility of microinstruction sequencing |
| US4181942A (en) * | 1978-03-31 | 1980-01-01 | International Business Machines Corporation | Program branching method and apparatus |
| US4224668A (en) * | 1979-01-03 | 1980-09-23 | Honeywell Information Systems Inc. | Control store address generation logic for a data processing system |
| US4338661A (en) * | 1979-05-21 | 1982-07-06 | Motorola, Inc. | Conditional branch unit for microprogrammed data processor |
| US4451885A (en) * | 1982-03-01 | 1984-05-29 | Mostek Corporation | Bit operation method and circuit for microcomputer |
| US4571673A (en) * | 1983-09-29 | 1986-02-18 | Tandem Computers Incorporated | Enhanced CPU microbranching architecture |
-
1985
- 1985-04-03 JP JP60070224A patent/JPS61229134A/ja active Pending
-
1986
- 1986-04-03 US US06/847,742 patent/US4870573A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6031653A (ja) * | 1983-08-01 | 1985-02-18 | Nec Corp | ワンチツプマイクロコンピユ−タ |
Also Published As
| Publication number | Publication date |
|---|---|
| US4870573A (en) | 1989-09-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6820192B2 (en) | Central processing unit for easily testing and debugging programs | |
| JP2753500B2 (ja) | 多重アーキテクチャ環境内で特にコードのデバッグを行う改良したソフトウェア・デバッグ・システムと方法 | |
| JPS61229134A (ja) | マイクロコンピユ−タ | |
| US7047444B2 (en) | Address selection for testing of a microprocessor | |
| CA2193466C (en) | Game apparatus and method for debugging game program | |
| JPS62145437A (ja) | コンピユ−タ | |
| JPS60132218A (ja) | マイクロコンピユ−タ | |
| JPH0644095A (ja) | 定時刻電源ｏｎ／ｏｆｆ機能診断方式 | |
| JPS5875254A (ja) | １チツプマイクロコンピユ−タシステム | |
| JPS61201344A (ja) | マイクロコンピユ−タ | |
| JP3087282B2 (ja) | ソフトウェア開発支援装置 | |
| EP0504515A2 (en) | Memory emulation test system in which undesirable microprocessor reset is precluded | |
| JPS63184142A (ja) | ワンチツプマイクロコンピユ−タ | |
| JPH05241821A (ja) | データ処理装置 | |
| JPS63639A (ja) | プログラムデバツグ方式 | |
| JPS6370179A (ja) | ロジツクｉｃテスタ | |
| JP2000181762A (ja) | マイクロプロセッサ | |
| JPH01154248A (ja) | 論理集積回路 | |
| JPS61131128A (ja) | 自己診断方式 | |
| JPS6225340A (ja) | 検査装置 | |
| JPS6227421B2 (ja) | ||
| JPH04338851A (ja) | 出力専用制御部の試験方式 | |
| JPS63240639A (ja) | マイクロコンピユ−タ | |
| JPS59112495A (ja) | 読出専用メモリの試験機能をもつマイクロコンピユ−タ | |
| JPH07319724A (ja) | エミュレーションｃｐｕ |