JPS60132218A - マイクロコンピユ−タ - Google Patents
マイクロコンピユ−タInfo
- Publication number
- JPS60132218A JPS60132218A JP58240317A JP24031783A JPS60132218A JP S60132218 A JPS60132218 A JP S60132218A JP 58240317 A JP58240317 A JP 58240317A JP 24031783 A JP24031783 A JP 24031783A JP S60132218 A JPS60132218 A JP S60132218A
- Authority
- JP
- Japan
- Prior art keywords
- reset
- circuit
- output
- microcomputer
- reset signal
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- Pending
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- Debugging And Monitoring (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
不発明はマイクロコンピュータに関し、特にｌチップマ
イクロコンピュータのプログラム開発に使用される評価
用マイクロコンピュータに関する。
イクロコンピュータのプログラム開発に使用される評価
用マイクロコンピュータに関する。
（従来技術）
従来、命令コードを記憶する胱出し専用メモリ（以下マ
スクＲＯＭと百５）、入力端子、データメモリ等を内蔵
しＡｘチップマイクロコンピュータのプログラムを開発
する場合、内蔵すべきプログラムにょハその１チツプマ
イクロコンピユータが、正しく所望の動作を実行するこ
とを、前もって確認する必要がある。このプログラムの
確認、すなわちプログラムデバッグ作業において使用さ
れるのが、ｉＦｆ価用マイクロコンピュータであシ、プ
ログラムデパックのために、命令のステップ動作機能や
、内部レジスタ等のダンプ機能など、様々のデパック機
能を有している。又、評価用マイクロコンビー−タは、
命令を記憶するメモｖｙｅ内蔵しておらず、外部メモリ
から命令をフェッチして１＠次命令を実行するため、外
部メモリの命令を変更することによりｌ自由にプログラ
ム変更が可能である。
スクＲＯＭと百５）、入力端子、データメモリ等を内蔵
しＡｘチップマイクロコンピュータのプログラムを開発
する場合、内蔵すべきプログラムにょハその１チツプマ
イクロコンピユータが、正しく所望の動作を実行するこ
とを、前もって確認する必要がある。このプログラムの
確認、すなわちプログラムデバッグ作業において使用さ
れるのが、ｉＦｆ価用マイクロコンピュータであシ、プ
ログラムデパックのために、命令のステップ動作機能や
、内部レジスタ等のダンプ機能など、様々のデパック機
能を有している。又、評価用マイクロコンビー−タは、
命令を記憶するメモｖｙｅ内蔵しておらず、外部メモリ
から命令をフェッチして１＠次命令を実行するため、外
部メモリの命令を変更することによりｌ自由にプログラ
ム変更が可能である。
第１図は従来のマイクロコンビ、−夕評価用回路の一例
のブロック図である。
のブロック図である。
評価用マイクロコンピュータ１の入出力端子２−１〜２
−ｎは制御しようとしているユーザーシステム３に接続
されている。外部メモリとしては、ユーザーのプログラ
ムを格納ターるユーザープログラムメモリ４と、評価用
マイクロコンピュータにおいて各種デパック機能τ実現
するためのプログラムを格納するデバッグ用メモリ５と
があり、デバッグ用メモリ５は、通常、ユーザーにより
／書換えることは不用能である。
−ｎは制御しようとしているユーザーシステム３に接続
されている。外部メモリとしては、ユーザーのプログラ
ムを格納ターるユーザープログラムメモリ４と、評価用
マイクロコンピュータにおいて各種デパック機能τ実現
するためのプログラムを格納するデバッグ用メモリ５と
があり、デバッグ用メモリ５は、通常、ユーザーにより
／書換えることは不用能である。
ユーザープログラムメモリ４をアクセスしてユーザープ
ログラムラ来行するか、あるいはデバッグ用メモリ５を
アクセスして、デバッグ動作を実行するかはｌデバッグ
制御回路６により指示され、評価用マイクロコンピュー
タは、その指示信号７により７メモリ切換え信号８を発
生し、選択回路９によりユーザープログラムメモリ４又
はデバッグ用メモリ５を選択する。
ログラムラ来行するか、あるいはデバッグ用メモリ５を
アクセスして、デバッグ動作を実行するかはｌデバッグ
制御回路６により指示され、評価用マイクロコンピュー
タは、その指示信号７により７メモリ切換え信号８を発
生し、選択回路９によりユーザープログラムメモリ４又
はデバッグ用メモリ５を選択する。
従来、このような評価用マイクロコンピュータにおいて
、内部状態をイニシャライズするためのリセット信号入
力端子は唯一であシ、第１図にボすように、デパック制
御回路６から出力されるリセット信号ｌＯと、ユーザー
システム３から出力されるリセット信号１１とｔオア回
路１２に人カレ、オア回路１２の出力をリセット１百号
として／ｆｆ価用マイクロコンビーータ１に人力しでい
た。このような従来例において、特に、所定条件（例え
ば、電源電圧の１戊下、ユーザーシステム内の誤動作等
）にて１チツプマイクロコンピユータをイニシャライズ
するような応用においては、ステップ動作等のデバッグ
動作中に〆ユ−・ザーシステムからリセット信号が〆評
価用マイクロコンピュータに入力された場合、評価用マ
イクロコンピュータばＩ強制的にイニシャライズされる
ため、デバッグ動作が中断され、ユーザープログラムの
デバッグが完全に実施できないという欠点がおった。こ
りため、プログラムｔマスクＲＯＭに記憶させ、たｌ実
際の１チツプマイクロコンピユータにおいて。
、内部状態をイニシャライズするためのリセット信号入
力端子は唯一であシ、第１図にボすように、デパック制
御回路６から出力されるリセット信号ｌＯと、ユーザー
システム３から出力されるリセット信号１１とｔオア回
路１２に人カレ、オア回路１２の出力をリセット１百号
として／ｆｆ価用マイクロコンビーータ１に人力しでい
た。このような従来例において、特に、所定条件（例え
ば、電源電圧の１戊下、ユーザーシステム内の誤動作等
）にて１チツプマイクロコンピユータをイニシャライズ
するような応用においては、ステップ動作等のデバッグ
動作中に〆ユ−・ザーシステムからリセット信号が〆評
価用マイクロコンピュータに入力された場合、評価用マ
イクロコンピュータばＩ強制的にイニシャライズされる
ため、デバッグ動作が中断され、ユーザープログラムの
デバッグが完全に実施できないという欠点がおった。こ
りため、プログラムｔマスクＲＯＭに記憶させ、たｌ実
際の１チツプマイクロコンピユータにおいて。
所望の動作が得られ尤再度、プログラム変更正して、１
チツプマイクロコンピユータを新たに製造しなければな
らないという可能性が大であジ、製品開発の遅れ及び費
用の増大をまねく恐れがあるという欠点があった。
チツプマイクロコンピユータを新たに製造しなければな
らないという可能性が大であジ、製品開発の遅れ及び費
用の増大をまねく恐れがあるという欠点があった。
（発明の目的）
不発明の目的は、上記欠点を除去し、デバッグ動作中に
おいてユーザーシステムから出力されるリセット１ハ号
が入力された場合、デバッグ動作が中断されずに正常に
デバッグ動作を終了し、その後、リセット信号を有効と
するリセット信号入力方式を備え、ｌチップマイクロコ
ンピュータの評価に使用するマイクロコンピュータを提
供することにある。
おいてユーザーシステムから出力されるリセット１ハ号
が入力された場合、デバッグ動作が中断されずに正常に
デバッグ動作を終了し、その後、リセット信号を有効と
するリセット信号入力方式を備え、ｌチップマイクロコ
ンピュータの評価に使用するマイクロコンピュータを提
供することにある。
（発明の構成）
不発明の第１の発明のマイクロコンピュータは、内部状
態をイニシャライズする複数のリセット信号音それぞれ
入力する複数のリセット信号入力端子を備えることによ
り構成される。
態をイニシャライズする複数のリセット信号音それぞれ
入力する複数のリセット信号入力端子を備えることによ
り構成される。
不発明の第２の発明のマイクロコンピュータは、内部状
態をイニシャライズする複数のリセット１６号葡それぞ
れ人力する複数のリセット信号入力端子と、該リセット
信号人力端子と内部回路との間に接続して前記内部回路
が特定動作をしていることをボす信号と前記複数のリセ
ット信号とを入力し、前記特定動作ケしていることを下
す信号が活性状態であるとき、前記複数のリセット信号
のうちの所足りリセット信号人力を保留して出力しない
保留手段とを含んで構成される。
態をイニシャライズする複数のリセット１６号葡それぞ
れ人力する複数のリセット信号入力端子と、該リセット
信号人力端子と内部回路との間に接続して前記内部回路
が特定動作をしていることをボす信号と前記複数のリセ
ット信号とを入力し、前記特定動作ケしていることを下
す信号が活性状態であるとき、前記複数のリセット信号
のうちの所足りリセット信号人力を保留して出力しない
保留手段とを含んで構成される。
（実施例）
次に、不発明の実施例について図面を用いて説明する。
第２図は不発明の一実施例のブロック図であるａ
この実施例では、入力されるリセット１汀号ｒデバッグ
制御回路６から出力されるリセット信号１０とユーザー
システム３から出力されるリセット信号１１の二つとす
る・ 第１の発明の実施例は、上記二つのリセット信号１０．
１１をそれぞれ人力づ“るリセット信号入力端子１３．
１４（ｉ−設けることによｐ構成される。
制御回路６から出力されるリセット信号１０とユーザー
システム３から出力されるリセット信号１１の二つとす
る・ 第１の発明の実施例は、上記二つのリセット信号１０．
１１をそれぞれ人力づ“るリセット信号入力端子１３．
１４（ｉ−設けることによｐ構成される。
第２の発明の実施例は、リセット１Ｂ号入力端子１３．
１４に下記の保留手段を接続することによシ構成される
。
１４に下記の保留手段を接続することによシ構成される
。
リセット１百号入力端子１３ｉＩζオア回路１５の一方
のゲートが接続し、リセット信号１Ｏはオア回路１５の
一方のゲートに人力される。ユーザーリセット自゛号入
力端子１４にセット−１Ｊセツト型フリツプフロツプ１
６のセット１百号入力端子Ｒが接続し、セット−リセッ
ト型ノリツブ７０ツブ１６の出力Ｑは、アンド回路１７
の一方のゲートに人力されている。アンド回路１７の他
方のゲートには、デパック動作中か又はユーザープログ
ラム実行中かを識別するデパック識別信号１８が入力さ
れておジ、テバッグ識別１ｇ号１８が、ロウレベルの１
時、デバッグ動作中（ｃ’示り、ハイレベルの時、ユー
ザ−プログラム実行中を示す。アンド回路１７１／）出
力信号Ｑまオア回路１５の他方のゲートに入力されてお
シ、又リセット検出回路１９にも入力されている。
のゲートが接続し、リセット信号１Ｏはオア回路１５の
一方のゲートに人力される。ユーザーリセット自゛号入
力端子１４にセット−１Ｊセツト型フリツプフロツプ１
６のセット１百号入力端子Ｒが接続し、セット−リセッ
ト型ノリツブ７０ツブ１６の出力Ｑは、アンド回路１７
の一方のゲートに人力されている。アンド回路１７の他
方のゲートには、デパック動作中か又はユーザープログ
ラム実行中かを識別するデパック識別信号１８が入力さ
れておジ、テバッグ識別１ｇ号１８が、ロウレベルの１
時、デバッグ動作中（ｃ’示り、ハイレベルの時、ユー
ザ−プログラム実行中を示す。アンド回路１７１／）出
力信号Ｑまオア回路１５の他方のゲートに入力されてお
シ、又リセット検出回路１９にも入力されている。
リセット検出回路１９は、アンド回ｈ＠１７の出力がハ
イレベルであること全検出した彼、セット−リセット型
７リツブ７０ツブ１６ｅリセノトシ、その出力Ｑｋロウ
レベルにする。但シ。
イレベルであること全検出した彼、セット−リセット型
７リツブ７０ツブ１６ｅリセノトシ、その出力Ｑｋロウ
レベルにする。但シ。
セット・１百号（ハイレベル）が〆入力されている場合
には、セット信号が優先され、セット−リセット型ノリ
ツブフロッグ１６は〆リセットされず、セット１６号が
７０ウレベルになってから〆リセットされる。リセット
情１号がハイレベルの時、すなわぢオア回路１５の出力
がハイレベルの時、イニシャライズが実行される。
には、セット信号が優先され、セット−リセット型ノリ
ツブフロッグ１６は〆リセットされず、セット１６号が
７０ウレベルになってから〆リセットされる。リセット
情１号がハイレベルの時、すなわぢオア回路１５の出力
がハイレベルの時、イニシャライズが実行される。
次に、この実施例の動作について説明する。
説明を簡単にするため、リセッＦ ’Ｉｇ号入力端子１
３はロウレベルとする。はだ、テバ、グー別信号１８が
ハイレベルであるとき評価用マイクロコンビーータ１′
がユーザープログラムを実行しているとする。
３はロウレベルとする。はだ、テバ、グー別信号１８が
ハイレベルであるとき評価用マイクロコンビーータ１′
がユーザープログラムを実行しているとする。
まず、デバッグ識別１ｄ号１８がハイレベルである場合
について説明する。こＵ）場合、ユーザーリセット信号
入力端子１４に加えられたリセット−＋８号（ハイレベ
ル）は、セット−リセット型ノリツブフロップ１６をセ
ットし、その出力Ｑはハイレベルとなる。デパック識別
信号１８がハイレベルであるから、アンド回路１７の出
力信号は７ハイレベルとなシ、オア回路１５の出力１ぎ
号がハイレベルとなシ、評価用マイクロコンピュータ１
′がイニシャライズされる。リセット検出回１賂１９は
、アンド回路１７の出力がＩハイレベルであることを検
出した後、セット−リセット型フリップ７０ツブ１６０
セツト１ぎ号がロウレベルであれば、セット−リセット
型フリップフロッグ１６をリセットする。従って、評価
用マイクロコンピーータ］、’％ユーザープログラムを
実イ了している場合には、ユーザーシステム３から出力
されるリセッ）４−号１１により自由に評価用マイクロ
コンビーータをイニシャライズできる。
について説明する。こＵ）場合、ユーザーリセット信号
入力端子１４に加えられたリセット−＋８号（ハイレベ
ル）は、セット−リセット型ノリツブフロップ１６をセ
ットし、その出力Ｑはハイレベルとなる。デパック識別
信号１８がハイレベルであるから、アンド回路１７の出
力信号は７ハイレベルとなシ、オア回路１５の出力１ぎ
号がハイレベルとなシ、評価用マイクロコンピュータ１
′がイニシャライズされる。リセット検出回１賂１９は
、アンド回路１７の出力がＩハイレベルであることを検
出した後、セット−リセット型フリップ７０ツブ１６０
セツト１ぎ号がロウレベルであれば、セット−リセット
型フリップフロッグ１６をリセットする。従って、評価
用マイクロコンピーータ］、’％ユーザープログラムを
実イ了している場合には、ユーザーシステム３から出力
されるリセッ）４−号１１により自由に評価用マイクロ
コンビーータをイニシャライズできる。
次に、デパック識別信号１８が２０ウレベル。
すなわち、評価用マイクロコンピュータ１′がメチバッ
グ動作を実行している場合について説明する。この場合
、ユーザーリセット１６号入力端子１４に〆加えられタ
リセットｑ＝号（ハイレベル）によりメセットーリセッ
ト型フリッグフロップ１６をセットし、その出力Ｑはメ
ツ・イレベルとなるが、デパック識別信号１８がｌロウ
レベルであるため、アンド回路１７０出力Ｑよｌロウレ
ベルとなる。従って、オア回ｇ１５の出力はｌロウレベ
ルであるので、評価用マイクロコンピュータはイニシャ
ライズされフ”、デバッグ動作が／実行される。−ｆ：
（／、ｌ後、デバッグ動作が終了して、テバッグ識別１
δ＋￥１８が２ハイレベルとなると、アンド回路１７の
出力１−号がハイレベルとなバ従ってオア回路１５（／
Ｊ出力が一ハ（レベルトナり ｈ ”１曲用マイクロコ
ンピー一タ１′はイニシャライズされる。アンド回路１
７の出力が・・イレベルとなれは、リセット検出回路１
９は〆これ全検出し、この時、ユーザーリセット信号が
〆ロウレベルであれば、セットリセット型７リツグ７コ
ツプ１６をリセットする。
グ動作を実行している場合について説明する。この場合
、ユーザーリセット１６号入力端子１４に〆加えられタ
リセットｑ＝号（ハイレベル）によりメセットーリセッ
ト型フリッグフロップ１６をセットし、その出力Ｑはメ
ツ・イレベルとなるが、デパック識別信号１８がｌロウ
レベルであるため、アンド回路１７０出力Ｑよｌロウレ
ベルとなる。従って、オア回ｇ１５の出力はｌロウレベ
ルであるので、評価用マイクロコンピュータはイニシャ
ライズされフ”、デバッグ動作が／実行される。−ｆ：
（／、ｌ後、デバッグ動作が終了して、テバッグ識別１
δ＋￥１８が２ハイレベルとなると、アンド回路１７の
出力１−号がハイレベルとなバ従ってオア回路１５（／
Ｊ出力が一ハ（レベルトナり ｈ ”１曲用マイクロコ
ンピー一タ１′はイニシャライズされる。アンド回路１
７の出力が・・イレベルとなれは、リセット検出回路１
９は〆これ全検出し、この時、ユーザーリセット信号が
〆ロウレベルであれば、セットリセット型７リツグ７コ
ツプ１６をリセットする。
以上説明したよりに、デパック動作中に〆ユーザーリセ
ット・直号が人力されても、デバッグ動作がｆ正常に実
行された後、評価用マイクロコンピュータのイニシャラ
イズが実行される。尚、デバッグ制御回路６から出力さ
れるリセット信号１０が、リセット信号入力端子１３に
人力された場合には％評価用マイクロコンピュータ及び
ユーザーシステム等のシステム全体がイニシャライズさ
れ、このリセット１６号が解除された後、評価用マイク
ロコンピュータはユーザープログラムの実行を開始する
。
ット・直号が人力されても、デバッグ動作がｆ正常に実
行された後、評価用マイクロコンピュータのイニシャラ
イズが実行される。尚、デバッグ制御回路６から出力さ
れるリセット信号１０が、リセット信号入力端子１３に
人力された場合には％評価用マイクロコンピュータ及び
ユーザーシステム等のシステム全体がイニシャライズさ
れ、このリセット１６号が解除された後、評価用マイク
ロコンピュータはユーザープログラムの実行を開始する
。
（発明の効果）
以上詳細に説明したように、不発明によれは、デバッグ
動作中においてユーザーシステムからリセット信号が人
力されても、デバッグ動作が２中断されずに正常に実行
でき、プログラムの確認を完全に行なうことがでさるπ
め、プログラム盆マスクＲＯＭ化した実際の】チップマ
イクロコンピュータにおいて、所望の制＠倉することか
できる評価用のマイクロコンピュータが得られる。
動作中においてユーザーシステムからリセット信号が人
力されても、デバッグ動作が２中断されずに正常に実行
でき、プログラムの確認を完全に行なうことがでさるπ
め、プログラム盆マスクＲＯＭ化した実際の】チップマ
イクロコンピュータにおいて、所望の制＠倉することか
できる評価用のマイクロコンピュータが得られる。
面
第１図は従来のマイクロコンピュータ評価用回路の一例
のブロック図、第２図ぐよ不発明の一実施例のブロック
図である。 １．１′・・・・・評価用マイクロコンピュータ、２−
１〜２−ｎ・・・・入出力端子、３・・・・ユーザーシ
ステム、４・・・・ユーザープログラムメモリ、５ ・
・・・デバッグ用メモリ、６・・・・・・デバッグ制御
回路、７・・・・指示信号、８・・・・メモリ切〆換え
信号、９・・・・・選択回路、１０・・・・・・テバッ
グ制（ｉＬｌｌＮ路からのリセット信号、１１・・・・
・ユーザーシステムからのリセット信号、１２・・・・
・オア回路、１３・・・・・・デバッグ制御回路からの
リセット・１百号入力端子、１４・・・・ユーザーシス
テムからのリセット１百号入力端子、１５・・・・・オ
ア回路、１６・・・・・・セット−１Ｊセツト型クリツ
プ７０ツブ、１７・・・・・・アンド回路、１８・・・
・・デパック動作識別信号、１９・・・・・・リセット
検出回路。 乃１図 Ｌ−、−−Ｊ 躬２１ｍ
のブロック図、第２図ぐよ不発明の一実施例のブロック
図である。 １．１′・・・・・評価用マイクロコンピュータ、２−
１〜２−ｎ・・・・入出力端子、３・・・・ユーザーシ
ステム、４・・・・ユーザープログラムメモリ、５ ・
・・・デバッグ用メモリ、６・・・・・・デバッグ制御
回路、７・・・・指示信号、８・・・・メモリ切〆換え
信号、９・・・・・選択回路、１０・・・・・・テバッ
グ制（ｉＬｌｌＮ路からのリセット信号、１１・・・・
・ユーザーシステムからのリセット信号、１２・・・・
・オア回路、１３・・・・・・デバッグ制御回路からの
リセット・１百号入力端子、１４・・・・ユーザーシス
テムからのリセット１百号入力端子、１５・・・・・オ
ア回路、１６・・・・・・セット−１Ｊセツト型クリツ
プ７０ツブ、１７・・・・・・アンド回路、１８・・・
・・デパック動作識別信号、１９・・・・・・リセット
検出回路。 乃１図 Ｌ−、−−Ｊ 躬２１ｍ
Claims (2)
- （１）内部状態をイニシャライズする複数のリセット信
号をそれぞれ入力する複数のリセット信号入力端子を備
えたことを特徴とするマイクロコンピュータ。 - （２）内部状態をイニシャライズする複数のリセット信
号をそれぞれ人力する複数のリセット１６号入力端子と
、該リセッ）１＝Ｔ号入力端子と円部回路との間に接続
して前記内部回路が特定動作をしていることを示す信号
と前記複数のリセット信号とを人力し前記特定動作をし
ていることを示す信号が活性状態であるとき前記値数の
リセット信号のうちの所定のリセット信号人力を保留し
て出力しない保留手段とを含むことを特徴とするマイク
ロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58240317A JPS60132218A (ja) | 1983-12-20 | 1983-12-20 | マイクロコンピユ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58240317A JPS60132218A (ja) | 1983-12-20 | 1983-12-20 | マイクロコンピユ−タ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60132218A true JPS60132218A (ja) | 1985-07-15 |
Family
ID=17057663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58240317A Pending JPS60132218A (ja) | 1983-12-20 | 1983-12-20 | マイクロコンピユ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60132218A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62212847A (ja) * | 1986-03-14 | 1987-09-18 | Nec Corp | プログラムの評価装置 |
| JPS63208950A (ja) * | 1987-02-25 | 1988-08-30 | Nec Corp | 評価用マイクロコンピユ−タ |
| JPH0194451A (ja) * | 1987-10-06 | 1989-04-13 | Nec Corp | プログラム開発装置 |
-
1983
- 1983-12-20 JP JP58240317A patent/JPS60132218A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62212847A (ja) * | 1986-03-14 | 1987-09-18 | Nec Corp | プログラムの評価装置 |
| JPS63208950A (ja) * | 1987-02-25 | 1988-08-30 | Nec Corp | 評価用マイクロコンピユ−タ |
| JPH0194451A (ja) * | 1987-10-06 | 1989-04-13 | Nec Corp | プログラム開発装置 |
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