JPS61131128A - 自己診断方式 - Google Patents
自己診断方式Info
- Publication number
- JPS61131128A JPS61131128A JP25303484A JP25303484A JPS61131128A JP S61131128 A JPS61131128 A JP S61131128A JP 25303484 A JP25303484 A JP 25303484A JP 25303484 A JP25303484 A JP 25303484A JP S61131128 A JPS61131128 A JP S61131128A
- Authority
- JP
- Japan
- Prior art keywords
- trigger signal
- diagnostic
- error
- self
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/267—Reconfiguring circuits for testing, e.g. LSSD, partitioning
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、マイクロプロセッサを使用するシステムの自
己診断処理を実行する自己診断方式に関する。
己診断処理を実行する自己診断方式に関する。
［発明の技術的背景とその問題点］
従来、マイクロプロセッサを使用した機器では、電源投
入直後の初期診断やテストプログラムによる自己診断の
機能を備えているものが多い。このような診断方式では
、プログラムによりエラーが検出された後、エラー発生
の原因となる部品等を特定することがなされる。具体的
には、ＩＩ器の回路動作をロジックアナライザ（タイミ
ングアナライザ）等で解析し、エラー発生箇所を特定す
る必要がある。
入直後の初期診断やテストプログラムによる自己診断の
機能を備えているものが多い。このような診断方式では
、プログラムによりエラーが検出された後、エラー発生
の原因となる部品等を特定することがなされる。具体的
には、ＩＩ器の回路動作をロジックアナライザ（タイミ
ングアナライザ）等で解析し、エラー発生箇所を特定す
る必要がある。
ところで、上記のような診断処理の場合、エラーの発生
時にロジックアナライザに対して、回路動作の解析に必
要な信号を供給することは困難である。このため、従来
では、エラー検出時に所定のアドレスヘジャンプするプ
ログラムを用意し、そのアドレスをアクセスする際の信
号をロジックアナライザのトリガ信号として出力する方
式が開発されている。しかしながら、この方式では、全
てのアドレス線をトリガ信号発生用として設定する必要
がある。また、ジャンプ先のアドレスをリストから確認
することが必要となるため、オペレータの作業がＷ１雑
になり、診断処理の効率が低下する問題がある。
時にロジックアナライザに対して、回路動作の解析に必
要な信号を供給することは困難である。このため、従来
では、エラー検出時に所定のアドレスヘジャンプするプ
ログラムを用意し、そのアドレスをアクセスする際の信
号をロジックアナライザのトリガ信号として出力する方
式が開発されている。しかしながら、この方式では、全
てのアドレス線をトリガ信号発生用として設定する必要
がある。また、ジャンプ先のアドレスをリストから確認
することが必要となるため、オペレータの作業がＷ１雑
になり、診断処理の効率が低下する問題がある。
［発明の目的］
本発明の目的は、診断プログラムによるエラー検出時に
、ロジックアナライザ等の診断装置ヘトリガ信号を簡単
な構成で供給できるようにして、システムの自己診断処
理を高い効率で実行できる自己診断方式を提供すること
にある。
、ロジックアナライザ等の診断装置ヘトリガ信号を簡単
な構成で供給できるようにして、システムの自己診断処
理を高い効率で実行できる自己診断方式を提供すること
にある。
［発明の概要］
本発明は、診断プログラムによりシステムのエラー検出
を行なうエラー検出手段を備えており、このエラー検出
時に診断装置のトリガ信号を出力するトリガ信号発生手
段を有する。トリガ信号発生手段は、エラー検出手段か
ら出力されるアドレスアクセス信号等の特定アクセス信
号に応じて、トリガ信号を出力するように構成されてい
る。
を行なうエラー検出手段を備えており、このエラー検出
時に診断装置のトリガ信号を出力するトリガ信号発生手
段を有する。トリガ信号発生手段は、エラー検出手段か
ら出力されるアドレスアクセス信号等の特定アクセス信
号に応じて、トリガ信号を出力するように構成されてい
る。
このトリガ信号発生手段からのトリガ信号をシステムの
診断装置へ転送することにより、エラー検出時にシステ
ムの自己診断処理を確実に行なうことができる。
診断装置へ転送することにより、エラー検出時にシステ
ムの自己診断処理を確実に行なうことができる。
［発明の実施例］
以下図面を参照して本発明の一実施例を説明する。第１
図は一実施例に係わる構成を示すブロック図である。第
１図において、マイクロプロセッサ１０は、システム全
体の制御を実行し、予めメモリ１１に記憶された診断プ
ログラムによりシステムの自己診断処理を行なう。トリ
ガ信号発生回路１２は、マイクロプロセッサ１０から出
力される特定アクセス信号（例えばメモリアクセス信号
）に応じてトリガパルスＰを出力する。このトリガパル
スＰは、図示しない診断装置Ｉ（例えばロジックアナラ
イザ）の動作トリガ信号として転送される。
図は一実施例に係わる構成を示すブロック図である。第
１図において、マイクロプロセッサ１０は、システム全
体の制御を実行し、予めメモリ１１に記憶された診断プ
ログラムによりシステムの自己診断処理を行なう。トリ
ガ信号発生回路１２は、マイクロプロセッサ１０から出
力される特定アクセス信号（例えばメモリアクセス信号
）に応じてトリガパルスＰを出力する。このトリガパル
スＰは、図示しない診断装置Ｉ（例えばロジックアナラ
イザ）の動作トリガ信号として転送される。
トリガ信号発生回路１２は、具体的には例えば第３図に
示すように、デコーダ２０を備えている。デコーダ２０
は、アドレスＩ！２１を通じてマイクロプロ １
セツサ１０からメモリ１１のアドレスデータが供給され
て、そのアドレスデータをデコードして出力する。また
、デコーダ２０は、マイクロプロセッサ１０から出力さ
れるメモリアクセスパルスＭＰをデコードし、複数のデ
コード出力線２２の１本からデコードパルスをトリガパ
ルスＰとして出力する。
示すように、デコーダ２０を備えている。デコーダ２０
は、アドレスＩ！２１を通じてマイクロプロ １
セツサ１０からメモリ１１のアドレスデータが供給され
て、そのアドレスデータをデコードして出力する。また
、デコーダ２０は、マイクロプロセッサ１０から出力さ
れるメモリアクセスパルスＭＰをデコードし、複数のデ
コード出力線２２の１本からデコードパルスをトリガパ
ルスＰとして出力する。
上記のような構成のシステムにおいて、一実施例に係わ
る動作を説明する。先す、システムの自己診断モードに
設定されると、マイクロプロセッサ１０は、メモリ１１
に記憶された診断プログラムに基□づいて自己診断処理
を実行する。即ち、例えば第２図に示すような診断プロ
グラムにより、システムのエラー検出処理（ステップ８
１）が実行される。このエラー検出処理では、例えばメ
モリ１１に対してデータの１込み、読出し処理を実行し
、読出しデータと書込みデータに相当する基準データと
が比較される。この比較結果により、各データが相違し
た場合には、エラーが発生したと判定する。
る動作を説明する。先す、システムの自己診断モードに
設定されると、マイクロプロセッサ１０は、メモリ１１
に記憶された診断プログラムに基□づいて自己診断処理
を実行する。即ち、例えば第２図に示すような診断プロ
グラムにより、システムのエラー検出処理（ステップ８
１）が実行される。このエラー検出処理では、例えばメ
モリ１１に対してデータの１込み、読出し処理を実行し
、読出しデータと書込みデータに相当する基準データと
が比較される。この比較結果により、各データが相違し
た場合には、エラーが発生したと判定する。
上記ステップＳ１においてエラーが検出されると、ステ
ップＳ２に示すトリガ信号発生処理が実行される。トリ
ガ信号発生処理では、マイクロプロセッサ１０はメモリ
１１の所定のアドレスデータを内部バス１３を通じてト
リガ信号発生回路１２に出力する。即ち、デコーダ２０
のデータ入力端子に対して、マイクロプロセッサ１０か
らのアドレスデータがアドレス線２１を通じて入力され
る。さらに、マイクロプロセッサ１０からメモリアクセ
スパルスＭＰが、デコーダ２０のパルス入力端子Ｅに供
給される。これにより、デコーダ２０のデコード出力線
２２からデコード結果が出力されることになる。このと
き、デコード出力線２２の１本から出力される信号が、
トリガパルスＰとして図示しない診断装置（例えばロジ
ックアナライザ）へ転送される。
ップＳ２に示すトリガ信号発生処理が実行される。トリ
ガ信号発生処理では、マイクロプロセッサ１０はメモリ
１１の所定のアドレスデータを内部バス１３を通じてト
リガ信号発生回路１２に出力する。即ち、デコーダ２０
のデータ入力端子に対して、マイクロプロセッサ１０か
らのアドレスデータがアドレス線２１を通じて入力され
る。さらに、マイクロプロセッサ１０からメモリアクセ
スパルスＭＰが、デコーダ２０のパルス入力端子Ｅに供
給される。これにより、デコーダ２０のデコード出力線
２２からデコード結果が出力されることになる。このと
き、デコード出力線２２の１本から出力される信号が、
トリガパルスＰとして図示しない診断装置（例えばロジ
ックアナライザ）へ転送される。
このようにして、マイクロプロセッサ１０は、システム
内のメモリ１１などのエラーを検出すると、そのメモリ
１１の所定のアドレスをアクセスする。
内のメモリ１１などのエラーを検出すると、そのメモリ
１１の所定のアドレスをアクセスする。
これにより、トリガ信号発生回路１２であるデコーダ２
０からトリガパルスＰが発生し、ロジックアナライザ等
の診断装置へ転送される。診断装置は、トリガパルスＰ
により動作を開始し、メモリ１１等のエラー発生箇所で
ある回路の動作を解析する。
０からトリガパルスＰが発生し、ロジックアナライザ等
の診断装置へ転送される。診断装置は、トリガパルスＰ
により動作を開始し、メモリ１１等のエラー発生箇所で
ある回路の動作を解析する。
した゛がりて、マイクロプロセッサ１０のエラー検出時
に、エラー発生箇所の回路動作を診断し、故障した部品
等を特定することが可能となる。
に、エラー発生箇所の回路動作を診断し、故障した部品
等を特定することが可能となる。
そして、例えば第２図のステップＳ３に示すように、診
断装置の解析結果に基づいて、マイクロプロセッサ１０
はディスプレイ装置にエラー箇所を指示するエラー表示
処理を実行する。
断装置の解析結果に基づいて、マイクロプロセッサ１０
はディスプレイ装置にエラー箇所を指示するエラー表示
処理を実行する。
Ｃ発明の効果］
以上詳述したように本発明によれば、簡単な構成でシス
テムのエラー検出時に、トリガパルスをロジックアナラ
イザ等の診断装置へ出力することができる。したがって
、システムのエラー発生箇所を容易に特定することがで
き、結果的にシステムの自己診断処理を高い効率で行な
うことができるものである。
テムのエラー検出時に、トリガパルスをロジックアナラ
イザ等の診断装置へ出力することができる。したがって
、システムのエラー発生箇所を容易に特定することがで
き、結果的にシステムの自己診断処理を高い効率で行な
うことができるものである。
第１図は本発明の一実施例に係わる構成を示すブロック
図、第２図は同実施例の動作を説明するためのフローチ
ャート、第３図は同実施例のトリガ信号発生回路の具体
的構成の一例を示すブロック図である。 １０・・・マイクロプロセッサ、１１・・・メモリ、１
２・・・トリガ信号発生回路、２０・・・デコーダ。 第１図 第２図 第３図
図、第２図は同実施例の動作を説明するためのフローチ
ャート、第３図は同実施例のトリガ信号発生回路の具体
的構成の一例を示すブロック図である。 １０・・・マイクロプロセッサ、１１・・・メモリ、１
２・・・トリガ信号発生回路、２０・・・デコーダ。 第１図 第２図 第３図
Claims (1)
- 予め用意された診断プログラムによりシステムのエラー
検出を行なうエラー検出手段と、このエラー検出手段に
よりシステムのエラーが検出された際に発生する特定ア
クセス信号に応じてトリガ信号を出力するトリガ信号発
生手段と、このトリガ信号発生手段から出力されるトリ
ガ信号を上記システムの診断装置へ転送するトリガ信号
転送手段とを具備してなることを特徴とする自己診断方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25303484A JPS61131128A (ja) | 1984-11-30 | 1984-11-30 | 自己診断方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25303484A JPS61131128A (ja) | 1984-11-30 | 1984-11-30 | 自己診断方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61131128A true JPS61131128A (ja) | 1986-06-18 |
Family
ID=17245557
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25303484A Pending JPS61131128A (ja) | 1984-11-30 | 1984-11-30 | 自己診断方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61131128A (ja) |
-
1984
- 1984-11-30 JP JP25303484A patent/JPS61131128A/ja active Pending
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