JPS59183443A - デバツグ装置 - Google Patents
デバツグ装置Info
- Publication number
- JPS59183443A JPS59183443A JP58058196A JP5819683A JPS59183443A JP S59183443 A JPS59183443 A JP S59183443A JP 58058196 A JP58058196 A JP 58058196A JP 5819683 A JP5819683 A JP 5819683A JP S59183443 A JPS59183443 A JP S59183443A
- Authority
- JP
- Japan
- Prior art keywords
- address
- data
- break
- break point
- cpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の背景
この発明は、プログラム中の誤りを見つけて必要ならば
直すためのデバッグ装置に関する。
直すためのデバッグ装置に関する。
デバツギングの一般的な手法は、デバッグ対象プログラ
ムの所望箇所にブレーク・ポイントをあらかじめ設定し
、この後このプログラムを実機（デバッグ対象プログラ
ムを実行するためのＣＰＵを含む装置）により実行させ
、設定されたブレーク・ポイントに至ったときにプログ
ラムの実行を停止させ、このときの実機のメモリやレジ
スタの内容をリード／ライトすることというものである
。ブレーク・ポイントの設定はデバッグ装置側で行なわ
れる。従来はデバッグ装置に、ブレーク会ポイント（ブ
レークすべきアドレス）を設定するためのレジスタと、
このレジスタに設定されたアドレスと実機のアドレス−
バスに出力されるアドレスとの一致をとる比較回路とを
設けていた。そして比較回路から出力される一致信号に
よって実機のＣＰＵを停止させていた。
ムの所望箇所にブレーク・ポイントをあらかじめ設定し
、この後このプログラムを実機（デバッグ対象プログラ
ムを実行するためのＣＰＵを含む装置）により実行させ
、設定されたブレーク・ポイントに至ったときにプログ
ラムの実行を停止させ、このときの実機のメモリやレジ
スタの内容をリード／ライトすることというものである
。ブレーク・ポイントの設定はデバッグ装置側で行なわ
れる。従来はデバッグ装置に、ブレーク会ポイント（ブ
レークすべきアドレス）を設定するためのレジスタと、
このレジスタに設定されたアドレスと実機のアドレス−
バスに出力されるアドレスとの一致をとる比較回路とを
設けていた。そして比較回路から出力される一致信号に
よって実機のＣＰＵを停止させていた。
しかしながらこの従来の装置においては、何回もループ
するプログラムのデバッグ時には実機ＣＰＵから同一ア
ドレスが何回も出力されるから、ブレークΦポイントが
何回も検呂され、その都度実機ＣＰＵの動作停止、およ
びそのメモリやレジスタの内容のり一ド／ライトが必要
となる。たとえば、何回かのプログラム会ループを実行
したのちにあるアドレスになったときのデータのみをチ
ェックしたい場合があり、このような場合には上記のよ
うに何回もブレークさせる必要はない。
するプログラムのデバッグ時には実機ＣＰＵから同一ア
ドレスが何回も出力されるから、ブレークΦポイントが
何回も検呂され、その都度実機ＣＰＵの動作停止、およ
びそのメモリやレジスタの内容のり一ド／ライトが必要
となる。たとえば、何回かのプログラム会ループを実行
したのちにあるアドレスになったときのデータのみをチ
ェックしたい場合があり、このような場合には上記のよ
うに何回もブレークさせる必要はない。
さらに詳述すると、デバッグ作業において設定されるブ
レーク・ポイントには大別して次の２種Ｊｒ＋がある。
レーク・ポイントには大別して次の２種Ｊｒ＋がある。
（Ａ） 実機がデパック対象プログラムの特定のアド
レスにある命令を実行したとき （Ｂ） 実機がデバッグ対象プログラムの特定のアド
レスにあるデータを参照したとき −１，記（ｎ）のブレーク・ポイントにおいて、上記！
Ｉ）°定のアドレスをブレーク・ポイントとして設定し
ておくと、プログラムが同一アドレスを何１ｉ’ｊｌも
ループするような場合にはそのアドレスのデータが参照
されるたびにブレークが発生する。
レスにある命令を実行したとき （Ｂ） 実機がデバッグ対象プログラムの特定のアド
レスにあるデータを参照したとき −１，記（ｎ）のブレーク・ポイントにおいて、上記！
Ｉ）°定のアドレスをブレーク・ポイントとして設定し
ておくと、プログラムが同一アドレスを何１ｉ’ｊｌも
ループするような場合にはそのアドレスのデータが参照
されるたびにブレークが発生する。
発明の概要
この発明は、上記中）のブレーク・ポイントにおいて特
定のアドレスであってかつ特定のデータが参照された場
合にのみ実機をブレークさせることのできるデバッグ装
置を提供するものである。
定のアドレスであってかつ特定のデータが参照された場
合にのみ実機をブレークさせることのできるデバッグ装
置を提供するものである。
この発明によるデバッグ装置は、ブレークさせるべきア
ドレスおよびデータを設定するため力されるアドレスお
よびデータを上記設定アドレスおよびデータとそれぞれ
比較する手段、ならびに比較の結果、アドレスとデータ
との両方が一致したことを検出する手段、を備えており
、。
ドレスおよびデータを設定するため力されるアドレスお
よびデータを上記設定アドレスおよびデータとそれぞれ
比較する手段、ならびに比較の結果、アドレスとデータ
との両方が一致したことを検出する手段、を備えており
、。
アドレスとデータの両方が一致した場合にこれをブレー
ク・ポイントとして実機を一時停止させている。
ク・ポイントとして実機を一時停止させている。
この発明によるデバッグ装置によると、ブレーク・ポイ
ントをアドレスのみならずアドレスとデータとの組合せ
によって設定しているから、たとえアドレスのみが一致
していてもデータが一致しなりればブレークｅポイント
にはならなインドが検出され、実機ＣＰＵの動作が停止
される。したがって、ループするプログラムのデバッグ
においても希望する１点でのみブレーク・ポイントが発
生し、効率的なデバッグが可能となる。
ントをアドレスのみならずアドレスとデータとの組合せ
によって設定しているから、たとえアドレスのみが一致
していてもデータが一致しなりればブレークｅポイント
にはならなインドが検出され、実機ＣＰＵの動作が停止
される。したがって、ループするプログラムのデバッグ
においても希望する１点でのみブレーク・ポイントが発
生し、効率的なデバッグが可能となる。
実施例の説明
第１図において、デバッグ対象プログラムをが゛
実行する実機にはＣＰＵ（ｌｌｆｆあり、データバスア
ドレスバスおよびコントロールバスが図示されている。
ドレスバスおよびコントロールバスが図示されている。
デバッグ装置にもまたデバツギングを行うためのＣＰ
Ｕ （２１が備えられている。デバッグ装置にはこの他
に、ブレークすべきアドレスとデータをそれぞれ設定す
るためのレジスタ（６） ＋７） 、実機のアドレスに
現われるアドレス、データバスに現われるデータと上記
設定されたアドレス、データとをそれぞれ比較するため
の比較回路＋４） （５１、比較回路（４）および（５
）から出力される一致信号のＡＮＤ論理をとるためのＡ
ＮＤ回路（８）、上記設定アドレス、データ書込み用の
デコーダ（３）、ならびにブレーク−ポイント・コント
ロール回路（９）が設けられている。
Ｕ （２１が備えられている。デバッグ装置にはこの他
に、ブレークすべきアドレスとデータをそれぞれ設定す
るためのレジスタ（６） ＋７） 、実機のアドレスに
現われるアドレス、データバスに現われるデータと上記
設定されたアドレス、データとをそれぞれ比較するため
の比較回路＋４） （５１、比較回路（４）および（５
）から出力される一致信号のＡＮＤ論理をとるためのＡ
ＮＤ回路（８）、上記設定アドレス、データ書込み用の
デコーダ（３）、ならびにブレーク−ポイント・コント
ロール回路（９）が設けられている。
第２図は、デバツギングの操作、デバッグ装置の動作お
よび実機の動作をデバッギングの順序にしたがって示し
ている。
よび実機の動作をデバッギングの順序にしたがって示し
ている。
まず、デバツギング・オペレータによって、ｃ Ｐ Ｕ
（１）によって実行するデバッグ対象プログラムの停
止させたいアドレスおよびデータ（ブレーク・ポイント
）が人力される。するとデバッグ装置のｃ ｐ Ｕ （
２）からセット命令がデコーダ（３）に出力されるとと
もにレジスタ（６）または（７）を指定するアドレス（
ＡＯ，ＡＩ）がアドレスバスに出力され、さらにブレー
ク−ポイントを表わすアドレス、データがデータバスに
出力されイ、。ブレークすべきアドレス（設定アドレス
）（１この実、輸例では１６ビントで構成されているか
ら、設′／Ｉ４−／”ドレスの設定は８ビツトずつ２回
に分−てｆ了１．ｆわれる。１６ビ゛ント・レジスタ（
６）□のうちの８ビツト分のエリヤがデコーダ（３）に
よノて指ン１ヱされ、そこに設定されるべきアドレスが
ｃ ｐ ｕ （２）のデータバスに出力される。次にレ
ジスタ（６）の他の８ビツト分のエリヤがデコーダに（
）によって指定され、そこに設定されるべきア１″レス
がデータバスに出力される。ブレークすべきデータ（設
定データ）の設定においては、タパスに出力される（ス
テップａｎ ）。
（１）によって実行するデバッグ対象プログラムの停
止させたいアドレスおよびデータ（ブレーク・ポイント
）が人力される。するとデバッグ装置のｃ ｐ Ｕ （
２）からセット命令がデコーダ（３）に出力されるとと
もにレジスタ（６）または（７）を指定するアドレス（
ＡＯ，ＡＩ）がアドレスバスに出力され、さらにブレー
ク−ポイントを表わすアドレス、データがデータバスに
出力されイ、。ブレークすべきアドレス（設定アドレス
）（１この実、輸例では１６ビントで構成されているか
ら、設′／Ｉ４−／”ドレスの設定は８ビツトずつ２回
に分−てｆ了１．ｆわれる。１６ビ゛ント・レジスタ（
６）□のうちの８ビツト分のエリヤがデコーダ（３）に
よノて指ン１ヱされ、そこに設定されるべきアドレスが
ｃ ｐ ｕ （２）のデータバスに出力される。次にレ
ジスタ（６）の他の８ビツト分のエリヤがデコーダに（
）によって指定され、そこに設定されるべきア１″レス
がデータバスに出力される。ブレークすべきデータ（設
定データ）の設定においては、タパスに出力される（ス
テップａｎ ）。
オペレータによってＣｒ ｔｒ （１１がラン（ＲＵＮ
）させられると、ＣＰＵｔ１＋はデバッグ対象プログラ
ムを実行していく（ステップ（１２） ）。ＣＰ Ｕ
（１１のラン中には、デバッグ対象プログラムのまたは
このプログラムにしたがって実行、参照されるアドレス
およびデータがＣＰ Ｕ ｆｉｌのアドレスバスおよび
データバスに現われる。アドレスバス上のアドレスは比
較回路（４）に送られ、レジスタ（６）に設定されたア
ドレスと比較される。両アドレスが一致した場合に比較
回路（４）から一致信号が出力される。またデータバス
上のデータは比較回路（５）に送られ、レジスタ（７）
に設定されているデータと比較され、両データが一致し
た場合に比較回路（５）から一致信号カタ出力される（
ステップａ３））。
）させられると、ＣＰＵｔ１＋はデバッグ対象プログラ
ムを実行していく（ステップ（１２） ）。ＣＰ Ｕ
（１１のラン中には、デバッグ対象プログラムのまたは
このプログラムにしたがって実行、参照されるアドレス
およびデータがＣＰ Ｕ ｆｉｌのアドレスバスおよび
データバスに現われる。アドレスバス上のアドレスは比
較回路（４）に送られ、レジスタ（６）に設定されたア
ドレスと比較される。両アドレスが一致した場合に比較
回路（４）から一致信号が出力される。またデータバス
上のデータは比較回路（５）に送られ、レジスタ（７）
に設定されているデータと比較され、両データが一致し
た場合に比較回路（５）から一致信号カタ出力される（
ステップａ３））。
比リウ回路（４）と（５）の両方から一致信号力５ Ｉ
Ｊ３ノフされたときのみＡＮＤ回路（８）からブレーク
Φポイント検出偕υ″が出力される（ステップ０４））
。このブレークｅポイント検出信号は、コントロール回
路（９）に入力し、コントロール回路（９）（こよって
ＣＰ Ｕ （１１が停止させられる（ステ゛ンブ（１５
） ’）。
Ｊ３ノフされたときのみＡＮＤ回路（８）からブレーク
Φポイント検出偕υ″が出力される（ステップ０４））
。このブレークｅポイント検出信号は、コントロール回
路（９）に入力し、コントロール回路（９）（こよって
ＣＰ Ｕ （１１が停止させられる（ステ゛ンブ（１５
） ’）。
ブレーク・ポイント検出信号はまたＣＰＵ（２１ｊこ人
力するのでとのＣＰ Ｕ ｔ２＋はブレーク発生を知る
。
力するのでとのＣＰ Ｕ ｔ２＋はブレーク発生を知る
。
この後、ブレークしたＣ Ｐ Ｕ ［１］のレジスタや
メモリのり一ド／ライトによりメ゛ペレータ（こよるデ
バッグ作業が行なわれる（ステップ［１６］ ’）。
メモリのり一ド／ライトによりメ゛ペレータ（こよるデ
バッグ作業が行なわれる（ステップ［１６］ ’）。
ブレーク・ポイントでの作業終了後ＣＰ Ｕ （１１を
再びランさせるには、たとえばＲＵＮコマンドによって
コントロール回路（９）によるブレークを解除すればよ
い。
再びランさせるには、たとえばＲＵＮコマンドによって
コントロール回路（９）によるブレークを解除すればよ
い。
新たにブレーク・ポイントを設定するときに゛はステッ
プ（ＩＩ）に戻ってレジスタ（６） （７１に新たなブ
レークｅポイントを示すデータを書込めばよい。
プ（ＩＩ）に戻ってレジスタ（６） （７１に新たなブ
レークｅポイントを示すデータを書込めばよい。
もちろん、ＣＰＵ（２）内のメモリに所要数のブレーク
・ポイントをあらかじめ設定しておき、あるブレーク・
ポイントにおけるデバッグ終了後ＣＰＵ（２＋によって
次のブレーク−ポイントをレジスタ（６１（７１に設定
するようにすることも可能であるし、レジスタ（６１＋
７１にあらかじめ複数のブレーク・ポイントを設定して
おき、これらのブレーク・ポイントを順次検出させるよ
うにしてもよい。
・ポイントをあらかじめ設定しておき、あるブレーク・
ポイントにおけるデバッグ終了後ＣＰＵ（２＋によって
次のブレーク−ポイントをレジスタ（６１（７１に設定
するようにすることも可能であるし、レジスタ（６１＋
７１にあらかじめ複数のブレーク・ポイントを設定して
おき、これらのブレーク・ポイントを順次検出させるよ
うにしてもよい。
さらに上記実施例では、設定アドレス、設定データ用に
別個のレジスタ（６１（７１が設けられているが、たと
えば２４ビツト・レジスタによって設定アドレスおよび
設定データの両方を一連に記憶させてもよい。比較回路
（４１’＋５１も結合させてアドレスとデータの両方が
一致した場合に一致信号を出力させるようにすればＡＮ
Ｄ回路（８）は不要となろう。レジスタ（６） ＋７１
に代えてＣＰＵ（２）のメモリの所定のエリヤを利用し
てもよいし、比）ｊシ処理もＣＰ Ｕ （２１のソフト
ウェアによって行ｆ、ｉうことがてきる。
別個のレジスタ（６１（７１が設けられているが、たと
えば２４ビツト・レジスタによって設定アドレスおよび
設定データの両方を一連に記憶させてもよい。比較回路
（４１’＋５１も結合させてアドレスとデータの両方が
一致した場合に一致信号を出力させるようにすればＡＮ
Ｄ回路（８）は不要となろう。レジスタ（６） ＋７１
に代えてＣＰＵ（２）のメモリの所定のエリヤを利用し
てもよいし、比）ｊシ処理もＣＰ Ｕ （２１のソフト
ウェアによって行ｆ、ｉうことがてきる。
第１図はこの発明の実施例を示すブロック図、第２図は
デバッグ装置の処理、動作およびデバツギング操作の流
れを示すフロー−チャートである。 （１）・・・実機のＣＰＵ、（２１Φ・・デバッグ装置
のＣＰＵ 、 ＋４）（５＋・・・比較回路、（６１（
７１・・・レジスタ、（８）・・・Ａ Ｎ Ｄ回路、（
９）・・・ブレーク・ポイント・１ン１． ｕ−ル回路
。 以 上 −シ
デバッグ装置の処理、動作およびデバツギング操作の流
れを示すフロー−チャートである。 （１）・・・実機のＣＰＵ、（２１Φ・・デバッグ装置
のＣＰＵ 、 ＋４）（５＋・・・比較回路、（６１（
７１・・・レジスタ、（８）・・・Ａ Ｎ Ｄ回路、（
９）・・・ブレーク・ポイント・１ン１． ｕ−ル回路
。 以 上 −シ
Claims (1)
- 【特許請求の範囲】 ブレークさせるべきアドレスおよびデータを設定するた
めの手段、 デバッグ対象プログラムを実行するＣＰＵのデバッグ対
象プログラム実行中にアドレスバスおよびデータバスに
それぞれ出力されるアドレスおよびデータを上記の設定
アドレスおよびデータとそれぞれ比較する手段、ならび
に 比較の結果、アドレスとデータとの両方が一致したこと
を検出する手段、 を備えているデバッグ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58058196A JPS59183443A (ja) | 1983-04-01 | 1983-04-01 | デバツグ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58058196A JPS59183443A (ja) | 1983-04-01 | 1983-04-01 | デバツグ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59183443A true JPS59183443A (ja) | 1984-10-18 |
Family
ID=13077267
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58058196A Pending JPS59183443A (ja) | 1983-04-01 | 1983-04-01 | デバツグ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59183443A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61204749A (ja) * | 1985-01-31 | 1986-09-10 | Yokogawa Hewlett Packard Ltd | ソフトウエア動作解析装置 |
| JPS621259U (ja) * | 1985-06-19 | 1987-01-07 | ||
| JPS63257040A (ja) * | 1987-04-14 | 1988-10-24 | Hitachi Ltd | デバツグ方式 |
-
1983
- 1983-04-01 JP JP58058196A patent/JPS59183443A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61204749A (ja) * | 1985-01-31 | 1986-09-10 | Yokogawa Hewlett Packard Ltd | ソフトウエア動作解析装置 |
| JPH0833845B2 (ja) * | 1985-01-31 | 1996-03-29 | ヒューレット・パッカード・カンパニー | ソフトウエア動作解析装置 |
| JPS621259U (ja) * | 1985-06-19 | 1987-01-07 | ||
| JPS63257040A (ja) * | 1987-04-14 | 1988-10-24 | Hitachi Ltd | デバツグ方式 |
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