JPS5952351A - 命令再試行方式 - Google Patents
命令再試行方式Info
- Publication number
- JPS5952351A JPS5952351A JP57163399A JP16339982A JPS5952351A JP S5952351 A JPS5952351 A JP S5952351A JP 57163399 A JP57163399 A JP 57163399A JP 16339982 A JP16339982 A JP 16339982A JP S5952351 A JPS5952351 A JP S5952351A
- Authority
- JP
- Japan
- Prior art keywords
- address
- instruction
- information
- register
- external storage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/14—Error detection or correction of the data by redundancy in operation
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Retry When Errors Occur (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は情報処理過程でエラー発生を検出したときに行
なう命令再試行が不所望情報を使用することのないよ５
にチェックする命令再試行方式に関する。
なう命令再試行が不所望情報を使用することのないよ５
にチェックする命令再試行方式に関する。
（２）従来技術と問題点
第１図に示す情報処理装置において、中央処理装置（ｊ
ＰＵの制御により演算結果格納レジスタＡＲＲの内容や
その他の情報を入力とし、演算論理回路ＡＬＵにおいて
命令実行により演算した結果を前記レジスタＡＲＲに格
納している。レジスタＡＲＲは＃０〜＃ｎのように複数
個準備され、アドレスを指定し所望レジスタに演算結果
を格納する。またこのとき使用するレジスタのアドレス
と同一アドレスをアドレス発生器ＡＤＧから発生させ、
それを利用してレジスタＡＲＰの旧情報を読出し、外部
記憶装置ＭＭに格納する（セーブという）。命令実行中
の情報について常時パリティチェック等によりエラー発
生の有無を調べているから、若しエラーが発生したとき
中央処理装ｆ ＣＰＵは実行を停止し、命令の最初から
再実行する。
ＰＵの制御により演算結果格納レジスタＡＲＲの内容や
その他の情報を入力とし、演算論理回路ＡＬＵにおいて
命令実行により演算した結果を前記レジスタＡＲＲに格
納している。レジスタＡＲＲは＃０〜＃ｎのように複数
個準備され、アドレスを指定し所望レジスタに演算結果
を格納する。またこのとき使用するレジスタのアドレス
と同一アドレスをアドレス発生器ＡＤＧから発生させ、
それを利用してレジスタＡＲＰの旧情報を読出し、外部
記憶装置ＭＭに格納する（セーブという）。命令実行中
の情報について常時パリティチェック等によりエラー発
生の有無を調べているから、若しエラーが発生したとき
中央処理装ｆ ＣＰＵは実行を停止し、命令の最初から
再実行する。
そのとき前記外部記憶装置ＭＭに格納されている情報を
対応するレジスタＡＲＲＫ移送して行なう。レジスタＡ
ＲＲについて書込むアドレスと外部記憶装置ＭＭについ
てアドレスが、レジスタＡＲＲＫついて読出しアドレス
と若し不一致であると、レジスタＡＲＲからの情報が間
違ったアドレスから読出されることとなり、折角に命令
再実行を行なっても化けた情報を使ってやったため何を
実行したか判らないこととなる。
対応するレジスタＡＲＲＫ移送して行なう。レジスタＡ
ＲＲについて書込むアドレスと外部記憶装置ＭＭについ
てアドレスが、レジスタＡＲＲＫついて読出しアドレス
と若し不一致であると、レジスタＡＲＲからの情報が間
違ったアドレスから読出されることとなり、折角に命令
再実行を行なっても化けた情報を使ってやったため何を
実行したか判らないこととなる。
（３）発明の目的
本発明の目的は前述の欠点を改善し情報処理過程でエラ
ー発生を検出したとき行なう命令再試行が不所望情報を
使用することのないようにチェックする命令再試行方式
を提供することにある。
ー発生を検出したとき行なう命令再試行が不所望情報を
使用することのないようにチェックする命令再試行方式
を提供することにある。
（４）発明の構成
前述の目的を達成するための本発明の構成は、格納位置
をアドレス指定できる演算結果格納レジスタを複数個具
備し、該演算結果格納レジスタに対し演算結果を新規に
格納するとき、同アドレスにおける旧情報を読出し、外
部記憶装置ヘセープして行（情報処理過程で、エラー発
生を検出したとき、外部記憶装置を読出して命令を再試
行する方式において、演算結果格納レジスタからの読出
アドレスと、外部記憶装置への書込みアドレスとを比較
する装置を具備し、該比較する装置が前記読出・書込み
アドレスの不一致を検出したとき命令再試行を禁止する
ことである。
をアドレス指定できる演算結果格納レジスタを複数個具
備し、該演算結果格納レジスタに対し演算結果を新規に
格納するとき、同アドレスにおける旧情報を読出し、外
部記憶装置ヘセープして行（情報処理過程で、エラー発
生を検出したとき、外部記憶装置を読出して命令を再試
行する方式において、演算結果格納レジスタからの読出
アドレスと、外部記憶装置への書込みアドレスとを比較
する装置を具備し、該比較する装置が前記読出・書込み
アドレスの不一致を検出したとき命令再試行を禁止する
ことである。
（５）発明の笑施例
第２図は本発明の一実施例の構成を示すブロック図で、
第１図と同一の符号は同様のものを示す。第２図におい
てＯＭＦはアドレス比較器、ＸＮＶは極性反転器、ＦＬ
Ｇはフラグレジスタを示す。比較器ＣＭＰは図示するよ
うに演算結果格納レジスタＡＲＲの読出アドレスと外部
記憶装置ＭＭのアドレスとを入力とし一致しているか否
かを比較している。今アドレス比較器ＣＭＰの出力が通
常は一致しているから無とされ、一致しないとき出力有
とする構成とすれば、比較器出力を極性反転器ＩＮＶで
反転させると、アドレス不一致を検出したとき、フラグ
レジスタＦＬＧをオンとすることができる。中央処理装
置ＣＰＵはエラー検出のため命令再試行を実行するとき
、フラグレジスタＦＬＧを常圧監視していて、若しフラ
グレジスタＦＬＧがオンとなったときは、使用情報が化
けている可能性が太きいため命令再試行を停止し、更に
他の手段により以前の情報を見出す０ （６）発明の効果 このようＫして本発明圧よると比較的部品な手段で化け
た情報を使用することを防止できるから、命令再試行を
実行することに信頼性が向上する。
第１図と同一の符号は同様のものを示す。第２図におい
てＯＭＦはアドレス比較器、ＸＮＶは極性反転器、ＦＬ
Ｇはフラグレジスタを示す。比較器ＣＭＰは図示するよ
うに演算結果格納レジスタＡＲＲの読出アドレスと外部
記憶装置ＭＭのアドレスとを入力とし一致しているか否
かを比較している。今アドレス比較器ＣＭＰの出力が通
常は一致しているから無とされ、一致しないとき出力有
とする構成とすれば、比較器出力を極性反転器ＩＮＶで
反転させると、アドレス不一致を検出したとき、フラグ
レジスタＦＬＧをオンとすることができる。中央処理装
置ＣＰＵはエラー検出のため命令再試行を実行するとき
、フラグレジスタＦＬＧを常圧監視していて、若しフラ
グレジスタＦＬＧがオンとなったときは、使用情報が化
けている可能性が太きいため命令再試行を停止し、更に
他の手段により以前の情報を見出す０ （６）発明の効果 このようＫして本発明圧よると比較的部品な手段で化け
た情報を使用することを防止できるから、命令再試行を
実行することに信頼性が向上する。
第１図は従来の清明処理装置の命令再試行を説明する図
、第２図は本発明の一実施例の構成を示す図である。 ＣＰＵ・・・中央処理装置 ＡＬＵ・・・演算論理回
路ＡＲＲ・・・演算結果格納レジスタ ＭＭ・・・外部記憶装置 ＡＤＧ・・・アドレス発生器
ＣＭＰ・・・アドレス比較器 ＩＮＶ・・・極性反転器
ＦＬＧ・・・フラグレジスタ 特許出願人 富士通株式会社 代 理 人 弁理土鈴木栄祐
、第２図は本発明の一実施例の構成を示す図である。 ＣＰＵ・・・中央処理装置 ＡＬＵ・・・演算論理回
路ＡＲＲ・・・演算結果格納レジスタ ＭＭ・・・外部記憶装置 ＡＤＧ・・・アドレス発生器
ＣＭＰ・・・アドレス比較器 ＩＮＶ・・・極性反転器
ＦＬＧ・・・フラグレジスタ 特許出願人 富士通株式会社 代 理 人 弁理土鈴木栄祐
Claims (1)
- 格納位置をアドレス指定できる演算結果格納レジスタを
複数個具備し、該演算結果格納レジスタに対し演算結果
を新規に格納するとき、同アドレスにおける旧情報を読
出し、外部記憶装置ヘセーブして行く情報処理過程で、
エラー発生を検出したとき、外部記憶装置を読出して命
令を再試行する方式において、演算結果格納レジスタか
らの読出アドレスと、外部記憶装置への書込みアドレス
とを比較する装置を具備し、該比較する装置が前記読出
・書込みアドレスの不一致を検出したとき命令再試行を
禁止することを特徴とする命令再試行方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57163399A JPS5952351A (ja) | 1982-09-20 | 1982-09-20 | 命令再試行方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57163399A JPS5952351A (ja) | 1982-09-20 | 1982-09-20 | 命令再試行方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5952351A true JPS5952351A (ja) | 1984-03-26 |
Family
ID=15773151
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57163399A Pending JPS5952351A (ja) | 1982-09-20 | 1982-09-20 | 命令再試行方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5952351A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6317902U (ja) * | 1986-07-15 | 1988-02-05 |
-
1982
- 1982-09-20 JP JP57163399A patent/JPS5952351A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6317902U (ja) * | 1986-07-15 | 1988-02-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5214652A (en) | Alternate processor continuation of task of failed processor | |
| JPH02135536A (ja) | チエツクポイント再試行機構 | |
| JP2022534418A (ja) | エラーリカバリ方法及び装置 | |
| US6895527B1 (en) | Error recovery for speculative memory accesses | |
| RU2310906C2 (ru) | Способ защиты вычислительного устройства от несанкционированного выполнения операций с содержимым его регистров и вычислительное устройство для осуществления этого способа | |
| KR100828755B1 (ko) | 시스템을 부팅하기 위해 프로세서들 및 관련 펌웨어의양호한 그룹을 결정하는 시스템 및 방법 | |
| US6799285B2 (en) | Self-checking multi-threaded processor | |
| JPS6218057B2 (ja) | ||
| JP2731745B2 (ja) | データ障害処理装置 | |
| JPS5952351A (ja) | 命令再試行方式 | |
| JPS59183443A (ja) | デバツグ装置 | |
| JPH0317760A (ja) | データ書込み確認方式 | |
| JPS58154043A (ja) | 情報処理装置 | |
| CN116382958A (zh) | 一种内存错误的处理方法及计算设备 | |
| JPS60250440A (ja) | リトライ制御方式 | |
| JPS6043541B2 (ja) | デ−タ処理装置 | |
| JPS59172044A (ja) | 命令制御方式 | |
| JPS63101947A (ja) | エラ−処理方式 | |
| JPH03105630A (ja) | エラー訂正システム | |
| JPS6130296B2 (ja) | ||
| JPS58199499A (ja) | デ−タ処理装置 | |
| JPS5945565A (ja) | マイクロプログラム制御方式 | |
| JPS6130297B2 (ja) | ||
| JPS6159696A (ja) | 制御メモリ修復方式 | |
| JPS61139836A (ja) | パイプライン計算機の命令制御方式 |