JPH064333A - ブレークポイント設定装置 - Google Patents

Abstract

(57)【要約】 【目的】 簡単な構成で任意の複数のアドレスに対して
ブレークポイントを設定することができ、ブレーク条件
検出を迅速にできるブレークポイント設定装置を得るこ
とを目的とする。 【構成】 データメモリ部２の各アドレスに対応するパ
リティデータメモリ部３を有する記憶手段３０を用い、
情報処理装置１００からのブレークポイント設定アドレ
スを設定するブレークアドレス設定手段１によって、上
記パリティデータメモリ部３の任意の複数のアドレスに
フラグを立ててブレークポイントを設定し、上記記憶手
段３０からのアクセスと同時に上記フラグを読出してブ
レーク条件を判定し、パリティデータとフラグの選択を
モードフラグ１３の出力によって行なうものである。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は記憶手段に格納された
プログラムによって制御される情報処理装置の命令実行
制御装置に用いられるブレークポイント設定装置に関す
るものである。

【０００２】

【従来の技術】従来、情報処理装置のハードウェア開発
時のデバッグには、ロジックアナライザ等を用いる手法
がある。この手法はデバッグ対象のハードウェアのある
信号線にロジックアナライザのプローブを当てテストプ
ログラム等を実行させ、上記の信号線が所定の状態にな
ったときをトリガとして、残りのプローブでそのときの
ハードウェアの内部状態を記録し不具合の解析を行うも
のである。

【０００３】しかしながら、近年のＶＬＳＩ技術の向上
に伴い、ハードウェアの高集積化が進み、プローブを当
てたい信号線が半導体チップ内部に隠れてしまったり、
チップのインターフェースピンの間隔が狭いためにプロ
ーブが当てられない等の問題が起きており、ハードウェ
ア開発の効率低下の一因となっている。

【０００４】このため、特定の内部状態になったときに
命令の実行を一時停止させたり、任意のトレース機能を
実行させたりするためのブレークポイント設定装置をチ
ップ内部に組込んでおく手法が一般的となっている。

【０００５】図２は例えば「新世代マイクロプロセッサ
ＲＩＳＣ，ＣＩＳＣ，ＴＲＯＮ」（日経ＢＰ社、１９
８９）の５９頁に紹介されている従来のブレークポイン
ト設定装置を示すブロック図であり、図示例はアクセス
可能なアドレスに対応するデータ毎にパリティビットを
持つ記憶手段を用い、パリティエラーが発生した場合に
エラー処理が行える情報処理装置に適用したものであ
る。

【０００６】図において、２は情報処理装置１００に用
いられる記憶手段３０において、プログラムまたは命令
列等のデータを保持するデータメモリ部、３はデータメ
モリ部２の各アドレスに置かれたデータに対応するパリ
ティデータを保持するパリティデータメモリ部、４はデ
ータメモリ部２およびパリティデータメモリ部３のアク
セスするアドレスを指定するアドレス線、５はデータメ
モリ部２およびパリティデータメモリ部３に対して読出
しまたは書込みを指定する信号線（以下、Ｒ／Ｗ線と略
称する）、７はデータメモリ部２へ書込みデータを与え
る書込みデータ線、８はパリティデータメモリ部３に書
込みパリティデータを与える書込みパリティデータ線、
１０はデータメモリ部２からデータを読出す読出しデー
タ線、１１はパリティデータメモリ部３からのパリティ
データを読出すためのパリティデータ線、１２は読出し
データおよび読出しパリティデータを入力としパリティ
チェックを行うパリティチェッカ、１７はパリティチェ
ッカ１２の判定結果を上記情報処理装置１００内のエラ
ー処理機構（図示せず）に報告するパリティエラー報告
線、１９は上記記憶手段３０の任意のアドレスに対する
アクセスが行われたときに命令一時停止機構等の任意の
機能を実行させる機構（図示せず）を動作させたい場
合、その任意のアドレスを指定するためのブレークアド
レス設定手段、２０はブレークアドレス設定手段１９に
よって設定されたブレークアドレスを保持するためのブ
レークアドレス設定レジスタ、２１はブレークアドレス
設定レジスタ２０の出力とアドレス線４にのっているア
クセスすべき指定されたアドレスとを比較する比較器、
１８は比較器２１の結果を上記の任意の機能を実行させ
る機構に報告するブレーク条件発生報告線である。

【０００７】次に動作について説明する。上記記憶手段
３０に対するアクセス（読出し／書込み）方法およびパ
リティチェックのやり方に関しては、ごく一般的な手法
であるためここではその説明の詳細については割愛す
る。

【０００８】まず、上記の任意の機能を実行させる機構
を動作させようとする命令やオペランドデータが置かれ
ている上記記憶手段３０のアドレスを、ブレークアドレ
ス設定手段１９を用いてブレークアドレス設定レジスタ
２０に予め設定しておく。

【０００９】次いで、上記情報処理装置１００上でテス
トプログラム等を実行させると、上記記憶手段３０から
命令やオペランドデータを読出しまたは書込んだりする
ためのアクセスアドレスが上記情報処理装置１００上の
アクセスアドレス生成機構（図示せず）からアドレス線
４に出力される。

【００１０】このとき、比較器２１において、アドレス
線４に出力されたアクセスアドレスとブレークアドレス
設定レジスタ２０の出力が常に比較されているので、比
較器２１において両アドレスの一致が検出された場合、
ブレーク条件発生報告線１８が有意となる。

【００１１】ブレーク条件発生報告線１８が有意になる
ことでブレーク条件が発生したこと、即ち、上記の任意
の機能を実行させる機構を動作させようとするアドレス
で上記記憶手段３０にアクセスが為されたことが該機構
に報告され、これに基づいて上記の任意の機能を実行さ
せる機構を動作させる。

【００１２】以上のように従来では、記憶手段３０内の
あるアドレスに置かれた命令またはオペランドデータに
対するアクセスが行われたときに、上記情報処理装置１
００内で不具合が発生するような場合、その命令または
オペランドデータが置かれているアドレスをブレークア
ドレスとして指定しておき、そのアドレスがアクセスさ
れるときに任意の機能を実行させる機構を動作させるこ
とによって、上記情報処理装置１００の内部を観測でき
る状況にして不具合の解析を可能としていた。

【００１３】

【発明が解決しようとする課題】従来のブレークポイン
ト設定装置は以上のように構成されているので、アクセ
スするアドレスが決定してからブレーク条件発生が報告
されるまでにはアドレスを比較器で比較するためにタイ
ミング的に不利である。また、複数のアドレスに対して
ブレークポイントを設定しようとする場合には、ブレー
クアドレスを設定しておくレジスタとアドレス比較器
を、ブレークポイントを設定しようとするアドレス数だ
け用意する必要があり、Ｈ／Ｗ量的にも不利なものであ
るという問題点があった。

【００１４】このような問題点を解決するために、特開
昭６３−１１１５４７号公報および特開昭５９−９１５
５８号公報のような手法が考えられているが、前者では
パリティエラーの報告とブレークポイントの報告の区別
をする手段がないためにパリティエラーが発生する状況
があった場合には、正しくブレークポイントを設定でき
なかったり、エラー処理の機能が動作することでブレー
ク発生時のＨ／Ｗの状況が正しく保存されていない場合
があった。

【００１５】また、後者では上記パリティエラー報告と
上記ブレークポイント報告の区別を行うために別途プロ
グラムを用意する手間があり、そのプログラムが動作す
る間に前者と同様にＨ／Ｗの状況が変化してしまい、上
記情報処理装置の内部を正しく観測できないことがあっ
た。この他、パリティビットを反転させるという上記２
者と同様な特開昭６２−２２２３３８号公報のような手
法も考えられるが、この手法はアドレス比較が必要であ
って図２の従来例と同様の問題点がある。

【００１６】この発明は以上のような問題点を解消する
ことを課題になされたもので、Ｈ／Ｗ量的に不利になら
ず、任意の複数のアドレスをブレークポイントとして設
定でき、ブレークポイントの判定処理が迅速にできるブ
レークポイント設定装置を得ることを目的とする。

【００１７】

【課題を解決するための手段】この発明に係るブレーク
ポイント設定装置は、情報処理装置から伝送されてくる
データを記憶するデータメモリ部の各アドレスに対応し
てパリティデータメモリ部を有する記憶手段と、上記情
報処理装置からのブレークポイント設定アドレスを入力
して任意の複数のアドレスのパリティデータメモリ部に
フラグを設定するブレークアドレス設定手段と、上記情
報処理装置が通常の処理状態かデバッグ処理状態かを示
すモードフラグと、前記モードフラグがデバッグ処理状
態であることを示す場合には前記ブレークアドレス設定
手段による前記パリティデータメモリ部に対する書込み
を制御するパリティデータメモリ部書込み／読出し制御
手段およびプログラムによるパリティデータメモリ部へ
の書込みの代りに前記ブレークアドレス設定手段からの
フラグを書込むように選択するセレクタとを備え、デバ
ッグ処理制御手段は上記モードフラグがデバッグ処理状
態であることを示す場合、上記情報処理装置に対するパ
リティエラーの報告の代りにブレーク条件発生を報告す
るものである。

【００１８】

【作用】この発明におけるブレークポイント設定装置
は、情報処理装置から伝送されてくるデータを記憶する
データメモリ部の各アドレスに対応してパリティデータ
メモリ部を有する記憶手段を用い、上記情報処理装置の
処理状態を示すモードフラグの指示により、パリティデ
ータメモリ部書込み／読出し制御手段およびセレクタを
制御して、任意の複数のアドレスのパリティデータメモ
リ部にブレークアドレス設定手段でフラグを設定し、デ
バッグ処理制御手段により上記情報処理装置へパリティ
エラーを報告する代りにブレーク条件発生を報告するも
のである。

【００１９】

【実施例】

実施例１．以下、この発明の一実施例を図について説明
する。前記図２と同一部分に同一符号を付して重複説明
を省略した図１において、１は複数のアドレスをブレー
クポイントとして指定するためにパリティデータメモリ
部３にフラグを設定するブレークアドレス設定手段、６
はパリティデータメモリ部３のＲ／Ｗ線、９はブレーク
ポイントが設定されるアドレスに対応してブレーク設定
情報をパリティメモリ３に伝えるためのブレーク情報
線、１３は情報処理装置１００が通常の処理状態である
かデバック処理状態であるかを示すモードフラグ、１４
はパリティメモリ３への書込み時にモードフラグ１３の
内容に従って書込む内容として書込みパリティデータ線
８またはブレーク情報線９のいずれかを選択するセレク
タ、１５はモードフラグ１３の内容に従って通常の処理
状態時にはＲ／Ｗ線５と同じ内容をＲ／Ｗ線６に出力し
デバッグ処理状態時にはブレークアドレス設定手段１の
制御に従うパリティデータメモリ部３のＲ／Ｗ制御手
段、１６はモードフラグ１３の内容に従って、読み出し
パリティデータ線１１およびパリティチェッカ１２の出
力結果からブレークポイント報告線１８およびパリティ
エラー報告線１７の内容を決定するデバッグ処理制御機
構である。

【００２０】次に使用方法について説明する。あるアド
レスにブレークポイントを設定する場合、まず、モード
フラグ１３をモード設定機能（図示せず）を用いてデバ
ッグ処理状態とすると、このモードフラグ１３がデバッ
グ処理状態になったことにより、Ｒ／Ｗ制御手段１５で
Ｒ／Ｗ線６を書込み状態とし、セレクタ１４でブレーク
情報線９を選択する。そしてブレーク設定（例えばブレ
ーク情報線９＝１）として対象とするアドレスをアドレ
ス線４にのせると、セレクタ１４によってブレーク情報
線９の内容が対象とするアドレスに対応するパリティビ
ットデータメモリ部３に記憶される。以上の操作を繰返
すことで、任意の複数のアドレスに対してブレークポイ
ントが設定できる。

【００２１】本実施例はデータメモリ部２とパリティデ
ータメモリ部３は別々のＲ／Ｗ線を持っているため、以
上の操作によってデータメモリ部２の内容を壊すことは
ない。また、デバッグ処理状態でかつブレークアドレス
設定手段１によって設定動作が行われていないときは、
Ｒ／Ｗ制御手段１５によってＲ／Ｗ線６が常に読出し側
になるようにしておくことで、テストプログラム等の実
行で書込み動作が行われても、パリティデータメモリ部
３に設定されたブレークポイント設定情報は破壊されな
い。

【００２２】但し、以上の操作を行う以前に、モードフ
ラグ１３がデバッグ処理状態であることを示す場合、実
行しようとするテストプログラム等がアクセスする全て
の範囲に含まれるパリティデータメモリ部３の内容を一
度クリア（ブレークポイント未設定状態）しておく必要
がある。更に、デバッグ処理状態から通常処理状態に戻
る場合、パリティデータが破壊されているため、上記の
クリアが為された範囲に関してはパリティデータメモリ
部３の内容を書戻す必要がある。

【００２３】次にブレーク条件が成立したか否か（上記
の操作によって設定しておいたアドレスにテストプログ
ラム等がアクセスにしたか否か）を検出する方法につい
て説明する。デバッグ処理状態時にブレークポイント設
定の作業が終了すると、Ｒ／Ｗ制御手段１５によってＲ
／Ｗ線５が書込みであろうと読出しであろうと常にＲ／
Ｗ線６は読出し状態となるため、この状況でテストプロ
グラムが実行され、通常の処理状態と同様にデータメモ
リ部２およびパリティデータメモリ部３にアクセスが行
われると、アクセスしたアドレスに対応するブレークポ
イント設定情報が読出しパリティデータ線１１に出力さ
れる。

【００２４】また、デバッグ処理制御手段１６は、モー
ドフラグ１３がデバッグ処理状態を示している間は、パ
リティデータメモリ部３の内容が本来のパリティデータ
ではなく、ブレークポイントが設定してあるか否かを示
すブレーク設定フラグとして使用されていると判断し、
読出しパリティデータ線１１に出力されている内容をそ
のままブレーク条件発生報告線１８に出力する。

【００２５】従って、デバッグ処理状態時にアクセスし
たアドレスに対応したパリティデータメモリ部３の内
容、即ち、ブレーク設定フラグの内容を上記の情報処理
装置１００に渡すだけで、この内容に基づいて上記の命
令一時停止機構等の任意の機能を実行することが可能と
なる。

【００２６】デバッグ処理制御手段１６では、パリティ
データメモリ部３をブレーク設定フラグとして用いてい
る状況で、この内容をパリティとしてパリティチェック
されると不都合が生じるため、常にデバッグ処理状態で
はパリティチェッカ１２の内容をパリティエラー報告線
１７に反映させないように非有意としている。また、逆
に通常の処理状態でパリティデータをブレークポイント
設定情報として用いないように、常に通常の処理状態で
はブレーク条件発生報告線１８を非有意としている。

【００２７】尚、上記実施例では元々記憶装置の一部と
して用意されているパリティデータメモリ部３をブレー
クポイント設定フラグとして用いる例を示したが、Ｈ／
Ｗ量に余裕がある場合には別途ブレークポイント設定フ
ラグ用のメモリ部を用意しても構わない。この場合に
は、モードフラグ１３やセレクタ１４、Ｒ／Ｗ制御手段
１５、デバッグ処理制御手段１６は不要となり、パリテ
ィチェッカ１２の出力が従来例同様そのままパリティエ
ラー報告線１７に出力され、アクセスアドレスに対応す
る上記ブレークポイント設定フラグ用のメモリ部の出力
がそのままブレーク条件発生報告線１８に出力され、デ
バッグ処理状態から通常の処理状態に戻したときのメモ
リの書戻し手間も必要ない。

【００２８】

【発明の効果】以上のようにこの発明によれば、ブレー
クポイント設定アドレスに従って専用の書込み系路によ
って記憶手段のパリティデータメモリ部にフラグを書込
んでブレークポイントを設定したので、データメモリ部
の内容を壊すことなく、多数のアドレス設定用のレジス
タや比較器を必要としない簡単な構成で、任意の複数の
アドレスに対してブレークポイントを設定することがで
きる。

【００２９】また、デバッグ処理時はパリティデータメ
モリ部からの読出しデータにフラグが設定されているか
を判定し設定されている場合はブレーク条件発生を情報
処理装置に報告するように構成したので、ブレークポイ
ントの判定処理が迅速にできる等の効果がある。

【図面の簡単な説明】

【図１】この発明の一実施例によるブレークポイント設
定装置を示す概略構成図である。

【図２】従来のブレークポイント設定装置を示す概略構
成図である。

【符号の説明】

１ ブレークアドレス設定手段 ２ データメモリ部 ３ パリティデータメモリ部 １２ パリティチェッカ １３ モードフラグ １４ セレクタ １５ Ｒ／Ｗ制御手段 ３０ 記憶手段 １００ 情報処理装置

Claims (1)

【特許請求の範囲】
1. 【請求項１】 情報処理装置から伝送されるデータを記
   憶するデータメモリ部の各アドレスに対応してパリティ
   データメモリ部を有する記憶手段と、上記情報処理装置
   からのブレークポイント設定アドレスを入力して任意の
   複数のアドレスの上記パリティデータメモリ部にフラグ
   を設定するブレークアドレス設定手段と、上記情報処理
   装置が通常の処理状態かデバッグ処理状態かを示すモー
   ドフラグと、このモードフラグがデバッグ処理状態であ
   ることを示す場合には前記ブレークアドレス設定手段に
   よる前記パリティデータメモリ部に対する書込みを制御
   するパリティデータメモリ部書込み／読み出し制御手段
   および上記伝送されるデータの代りに前記ブレークアド
   レス設定手段からのブレーク設定情報を書込むように選
   択するセレクタと、上記モードフラグがデバッグ処理状
   態であることを示す場合には前記情報処理装置に対する
   パリティエラーの報告の代りにブレーク条件発生を前記
   情報処理装置に報告するデバッグ処理制御手段とを備え
   たブレークポイント設定装置。