JPH05165737A - メモリ試験方式 - Google Patents
メモリ試験方式Info
- Publication number
- JPH05165737A JPH05165737A JP3352976A JP35297691A JPH05165737A JP H05165737 A JPH05165737 A JP H05165737A JP 3352976 A JP3352976 A JP 3352976A JP 35297691 A JP35297691 A JP 35297691A JP H05165737 A JPH05165737 A JP H05165737A
- Authority
- JP
- Japan
- Prior art keywords
- address
- memory
- test
- processor unit
- memory test
- Prior art date
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- Pending
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- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】
【目的】 同一アドレスに対して読み出し書き込み試験
を行うため内容を破壊せず、アドレス制御プロセッサを
介さないで高速でメモリ試験を行うようにする。 【構成】 プロセッサ制御部１と診断プロセッサ部２で
構成され、試験アドレスに切り換える手段（５）と、試
験アドレスを保持する手段（６）と、メモリ装置から最
初の読み出しを行いその内容を保持する手段（７）と、
同一アドレスに対して二度目の読み出しを行いその内容
を保持する手段（８）と、第１の内容と第２の内容とを
比較する手段（９）と、比較した結果の内容を診断プロ
セッサ部２に報告する手段（１０）により構成される。
を行うため内容を破壊せず、アドレス制御プロセッサを
介さないで高速でメモリ試験を行うようにする。 【構成】 プロセッサ制御部１と診断プロセッサ部２で
構成され、試験アドレスに切り換える手段（５）と、試
験アドレスを保持する手段（６）と、メモリ装置から最
初の読み出しを行いその内容を保持する手段（７）と、
同一アドレスに対して二度目の読み出しを行いその内容
を保持する手段（８）と、第１の内容と第２の内容とを
比較する手段（９）と、比較した結果の内容を診断プロ
セッサ部２に報告する手段（１０）により構成される。
Description
【０００１】
【産業上の利用分野】本発明はメモリ試験に係り、特に
情報処理装置に組み込まれたメモリ装置におけるメモリ
試験方式に関するものである。
情報処理装置に組み込まれたメモリ装置におけるメモリ
試験方式に関するものである。
【０００２】
【従来の技術】従来、この種のメモリ試験方式は、メモ
リ装置単体で読み出し書き込み試験を行い情報処理装置
に組み込まれていた。そして、組み込まれた後は、通常
動作中にメモリ装置の試験を実行することはなく、診断
時において機能プログラムを実行することによりメモリ
装置に対して読み出し書き込み試験を行い、試験実行後
はメモリ装置に対して初期データを再ロードしていた。
一方、ある種のメモリ試験方式においては、診断時にお
いて診断プロセッサから読み出し書き込みを行い、メモ
リ装置の診断を行っていた。この診断においては、任意
にデータについて書き込み読み出しを行っていたためメ
モリ装置内の内容を破壊していた。そのため、この場合
においてもメモリ装置に対して初期データを再ロードし
ていた。また、従来の診断プロセッサの動作説明に供す
るフローチャートである図４に示す診断プロセッサの動
作フローにより試験アドレスは診断プロセッサから送ら
れておりアドレス更新の度に障害が発生したかどうかを
判断しメモリ試験を行っていた。この図４に示すフロー
チャートの各ステップ３０１〜３０７においてはそれぞ
れ所定の処理を実行する。
リ装置単体で読み出し書き込み試験を行い情報処理装置
に組み込まれていた。そして、組み込まれた後は、通常
動作中にメモリ装置の試験を実行することはなく、診断
時において機能プログラムを実行することによりメモリ
装置に対して読み出し書き込み試験を行い、試験実行後
はメモリ装置に対して初期データを再ロードしていた。
一方、ある種のメモリ試験方式においては、診断時にお
いて診断プロセッサから読み出し書き込みを行い、メモ
リ装置の診断を行っていた。この診断においては、任意
にデータについて書き込み読み出しを行っていたためメ
モリ装置内の内容を破壊していた。そのため、この場合
においてもメモリ装置に対して初期データを再ロードし
ていた。また、従来の診断プロセッサの動作説明に供す
るフローチャートである図４に示す診断プロセッサの動
作フローにより試験アドレスは診断プロセッサから送ら
れておりアドレス更新の度に障害が発生したかどうかを
判断しメモリ試験を行っていた。この図４に示すフロー
チャートの各ステップ３０１〜３０７においてはそれぞ
れ所定の処理を実行する。
【０００３】
【発明が解決しようとする課題】上述した従来のメモリ
試験方式では、通常動作中においてメモリ装置の試験を
行うことはできず、診断時においてしかメモリ装置の試
験を行うことができないという課題があった。また、試
験を実行するためにはメモリ装置内の内容を破壊するた
め、試験実行後にメモリ装置の内容を元に戻すためにメ
モリ装置に対して初期データの再ロードを行わなければ
ならないため無駄が多く効率よくメモリ試験を行うこと
ができなく、さらに診断プロセッサが試験アドレスを指
定しアドレス更新のたびに障害が発生したかどうかを判
断していたためメモリ試験を高速におこなえないという
課題があった。
試験方式では、通常動作中においてメモリ装置の試験を
行うことはできず、診断時においてしかメモリ装置の試
験を行うことができないという課題があった。また、試
験を実行するためにはメモリ装置内の内容を破壊するた
め、試験実行後にメモリ装置の内容を元に戻すためにメ
モリ装置に対して初期データの再ロードを行わなければ
ならないため無駄が多く効率よくメモリ試験を行うこと
ができなく、さらに診断プロセッサが試験アドレスを指
定しアドレス更新のたびに障害が発生したかどうかを判
断していたためメモリ試験を高速におこなえないという
課題があった。
【０００４】
【課題を解決するための手段】本発明のメモリ試験方式
は、ソフトウェア命令を実行するプロセッサ部とこのプ
ロセッサ部の診断制御を行う診断プロセッサ部とで構成
され、上記プロセッサ部内のメモリ装置の試験を上記プ
ロセッサ部が行う試験方式であって、上記プロセッサ部
は上記診断プロセッサ部から上記メモリ装置に対してメ
モリ試験指示を受け取るとメモリ試験アドレスに切り替
える切替手段と、上記試験アドレスを保持する保持手段
と、上記メモリ装置に対して最初の読み出しを行い上記
読み出し内容を保持する第１のデータ保持手段と、この
第１のデータ保持手段の内容を同一アドレスに対して書
き込み上記メモリ装置の同一アドレスに対して二度目の
読み出しを行い上記読み出し内容を保持する第２のデー
タ保持手段と、上記第１のデータ保持手段と上記第２の
データ保持手段とを比較する比較手段と、この比較手段
により不一致を検出したとき上記メモリ試験を司る上記
診断プロセッサ部に対して障害を報告する手段とを備
え、上記診断プロセッサ部は上記メモリ試験指示を送出
すると障害報告または終了報告が送られてくるまで待機
し、上記プロセッサ部は障害発生またはメモリ試験終了
になるまで上記試験アドレスを更新し上記メモリ試験を
し続け、上記プロセッサ部は上記障害を報告する手段に
より障害を報告するようにしたものである。
は、ソフトウェア命令を実行するプロセッサ部とこのプ
ロセッサ部の診断制御を行う診断プロセッサ部とで構成
され、上記プロセッサ部内のメモリ装置の試験を上記プ
ロセッサ部が行う試験方式であって、上記プロセッサ部
は上記診断プロセッサ部から上記メモリ装置に対してメ
モリ試験指示を受け取るとメモリ試験アドレスに切り替
える切替手段と、上記試験アドレスを保持する保持手段
と、上記メモリ装置に対して最初の読み出しを行い上記
読み出し内容を保持する第１のデータ保持手段と、この
第１のデータ保持手段の内容を同一アドレスに対して書
き込み上記メモリ装置の同一アドレスに対して二度目の
読み出しを行い上記読み出し内容を保持する第２のデー
タ保持手段と、上記第１のデータ保持手段と上記第２の
データ保持手段とを比較する比較手段と、この比較手段
により不一致を検出したとき上記メモリ試験を司る上記
診断プロセッサ部に対して障害を報告する手段とを備
え、上記診断プロセッサ部は上記メモリ試験指示を送出
すると障害報告または終了報告が送られてくるまで待機
し、上記プロセッサ部は障害発生またはメモリ試験終了
になるまで上記試験アドレスを更新し上記メモリ試験を
し続け、上記プロセッサ部は上記障害を報告する手段に
より障害を報告するようにしたものである。
【０００５】
【作用】本発明においては、メモリ試験を行うため診断
時にすることなく通常動作時にメモリ装置に対して書き
込み読み出し試験を行い、主動作に影響が無いようにメ
モリ装置をパトロールしメモリ装置の故障を早期に発見
する。
時にすることなく通常動作時にメモリ装置に対して書き
込み読み出し試験を行い、主動作に影響が無いようにメ
モリ装置をパトロールしメモリ装置の故障を早期に発見
する。
【０００６】
【実施例】図１は本発明によるメモリ試験方式の一実施
例を示すブロック図で、本発明を適用した情報処理装置
のブロック図を示すものである。この図１において、１
はソフトウェア命令を実行するプロセッサ部、２はこの
プロセッサ部１の診断制御を行う診断プロセッサ部で、
プロセッサ部１内のメモリ装置の試験をプロセッサ部１
が行うように構成されている。３はプロセッサ制御部、
４はメモリ部、５はアドレスセレクタで、このアドレス
セレクタ５は診断プロセッサ部２からメモリ装置に対し
てメモリ試験指示を受け取るとメモリ試験アドレスに切
り替える切替手段を構成している。６はアドレスレジス
タ（ＡＡＲ）で、試験アドレスを保持する保持手段を構
成している。
例を示すブロック図で、本発明を適用した情報処理装置
のブロック図を示すものである。この図１において、１
はソフトウェア命令を実行するプロセッサ部、２はこの
プロセッサ部１の診断制御を行う診断プロセッサ部で、
プロセッサ部１内のメモリ装置の試験をプロセッサ部１
が行うように構成されている。３はプロセッサ制御部、
４はメモリ部、５はアドレスセレクタで、このアドレス
セレクタ５は診断プロセッサ部２からメモリ装置に対し
てメモリ試験指示を受け取るとメモリ試験アドレスに切
り替える切替手段を構成している。６はアドレスレジス
タ（ＡＡＲ）で、試験アドレスを保持する保持手段を構
成している。
【０００７】７はメモリ部４の出力を入力とするデータ
レジスタで、メモリ装置に対して最初の読み出しを行い
その読み出し内容を保持する第１のデータ保持手段を構
成している。８はメモリ部４の出力を入力とするデータ
レジスタで、上記第１のデータ保持手段の内容を同一ア
ドレスに対して書き込み，メモリ装置の同一アドレスに
対して二度目の読み出しを行い，その読み出し内容を保
持する第２のデータ保持手段を構成している。９はこの
データレジスタ７，８の各出力を入力とする比較器で、
第１のデータ保持手段と第２のデータ保持手段とを比較
する比較手段を構成している。１０はこの比較器９の出
力とプロセッサ制御部３の出力との論理積をとるＡＮＤ
ゲート、１１はこのＡＮＤゲート１０の出力を入力とし
出力を診断プロセッサ部２に供給するエラー表示レジス
タ（ＥＲＦ）で、これらは比較手段により不一致を検出
したときメモリ試験を司る診断プロセッサ部２に対して
障害を報告する手段を構成している。１２はアドレスレ
ジスタ（ＡＢＲ）である。
レジスタで、メモリ装置に対して最初の読み出しを行い
その読み出し内容を保持する第１のデータ保持手段を構
成している。８はメモリ部４の出力を入力とするデータ
レジスタで、上記第１のデータ保持手段の内容を同一ア
ドレスに対して書き込み，メモリ装置の同一アドレスに
対して二度目の読み出しを行い，その読み出し内容を保
持する第２のデータ保持手段を構成している。９はこの
データレジスタ７，８の各出力を入力とする比較器で、
第１のデータ保持手段と第２のデータ保持手段とを比較
する比較手段を構成している。１０はこの比較器９の出
力とプロセッサ制御部３の出力との論理積をとるＡＮＤ
ゲート、１１はこのＡＮＤゲート１０の出力を入力とし
出力を診断プロセッサ部２に供給するエラー表示レジス
タ（ＥＲＦ）で、これらは比較手段により不一致を検出
したときメモリ試験を司る診断プロセッサ部２に対して
障害を報告する手段を構成している。１２はアドレスレ
ジスタ（ＡＢＲ）である。
【０００８】そして、診断プロセッサ部２はメモリ試験
指示を送出すると障害報告または終了報告が送られてく
るまで待機し、プロセッサ部１は障害発生またはメモリ
試験終了になるまで試験アドレスを更新しメモリ試験を
し続け、プロセッサ部１は障害を報告する手段により障
害を報告するように構成されている。
指示を送出すると障害報告または終了報告が送られてく
るまで待機し、プロセッサ部１は障害発生またはメモリ
試験終了になるまで試験アドレスを更新しメモリ試験を
し続け、プロセッサ部１は障害を報告する手段により障
害を報告するように構成されている。
【０００９】図２は図１における診断プロセッサ部２の
動作説明に供するフローチャートで、各ステップ１０１
〜１０６においてはそれぞれ所定の処理を実行する。
動作説明に供するフローチャートで、各ステップ１０１
〜１０６においてはそれぞれ所定の処理を実行する。
【００１０】図３は図１におけるプロセッサ制御部３の
動作説明に供するフローチャートで、各ステップ２０１
〜２１２においてはそれぞれ所定の処理を実行する。
動作説明に供するフローチャートで、各ステップ２０１
〜２１２においてはそれぞれ所定の処理を実行する。
【００１１】つぎに図１に示す実施例の動作を図２およ
び図３を参照して説明する。まず、診断プロセッサ部２
はメモリ試験時、図２の動作フローにしたがい動作して
いる。この診断プロセッサ部２は、メモリ試験指示をプ
ロセッサ部１に発行すると終了報告が送られてくるまで
待ち続ける。終了報告が送られてくると障害報告がある
かないかを判断してある場合は動作停止指示を発行して
障害処理に移る。障害報告が無い場合はメモリ試験を終
了する（ステップ１０１〜１０６参照）。
び図３を参照して説明する。まず、診断プロセッサ部２
はメモリ試験時、図２の動作フローにしたがい動作して
いる。この診断プロセッサ部２は、メモリ試験指示をプ
ロセッサ部１に発行すると終了報告が送られてくるまで
待ち続ける。終了報告が送られてくると障害報告がある
かないかを判断してある場合は動作停止指示を発行して
障害処理に移る。障害報告が無い場合はメモリ試験を終
了する（ステップ１０１〜１０６参照）。
【００１２】つぎに、プロセッサ制御部３はメモリ試験
時、図３の動作フローにしたがい動作している。このプ
ロセッサ制御部３は、プロセッサ部１がアイドル（ＩＤ
ＬＥ）であることを表示し、診断プロセッサ部２がメモ
リ試験指示を受け付けるとメモリ試験モードを設定す
る。その後データレジスタ７にデータ格納指示を発行
し、再度読みだしたデータをメモリ装置に書きこませ、
データレジスタ８にデータ格納指示を発行する。その後
比較有効条件を発行し、障害の有無を判定し、障害が発
生すれば診断プロセッサ部２に対して障害報告と終了報
告を発行する。障害が発生しなければアドレス更新指示
をだし、ＩＤＬＥ状態表示解除でなければそのままメモ
リ試験を続け、ＩＤＬＥ状態表示解除で有れば診断プロ
セッサ部２に対して終了報告を発行する（ステップ２０
１〜２１２参照）。
時、図３の動作フローにしたがい動作している。このプ
ロセッサ制御部３は、プロセッサ部１がアイドル（ＩＤ
ＬＥ）であることを表示し、診断プロセッサ部２がメモ
リ試験指示を受け付けるとメモリ試験モードを設定す
る。その後データレジスタ７にデータ格納指示を発行
し、再度読みだしたデータをメモリ装置に書きこませ、
データレジスタ８にデータ格納指示を発行する。その後
比較有効条件を発行し、障害の有無を判定し、障害が発
生すれば診断プロセッサ部２に対して障害報告と終了報
告を発行する。障害が発生しなければアドレス更新指示
をだし、ＩＤＬＥ状態表示解除でなければそのままメモ
リ試験を続け、ＩＤＬＥ状態表示解除で有れば診断プロ
セッサ部２に対して終了報告を発行する（ステップ２０
１〜２１２参照）。
【００１３】ここで、説明する情報処理装置はプロセッ
サ部１と、診断プロセッサ部２とで構成される。プロセ
ッサ部１内のプロセッサ制御部３は、プロセッサ部１が
ＩＤＬＥ状態（停止状態）になると診断プロセッサ部２
に対して信号線５０を通してプロセッサ部１がＩＤＬＥ
状態であることを伝える。診断プロセッサ部２は、プロ
セッサ部１がＩＤＬＥ状態になると信号線５１を通して
メモリ試験要求をプロセッサ制御部３に対して送出す
る。プロセッサ制御部３はメモリ試験要求を受け付ける
と信号線６０を通してメモリ試験モードにする。
サ部１と、診断プロセッサ部２とで構成される。プロセ
ッサ部１内のプロセッサ制御部３は、プロセッサ部１が
ＩＤＬＥ状態（停止状態）になると診断プロセッサ部２
に対して信号線５０を通してプロセッサ部１がＩＤＬＥ
状態であることを伝える。診断プロセッサ部２は、プロ
セッサ部１がＩＤＬＥ状態になると信号線５１を通して
メモリ試験要求をプロセッサ制御部３に対して送出す
る。プロセッサ制御部３はメモリ試験要求を受け付ける
と信号線６０を通してメモリ試験モードにする。
【００１４】そして、アドレスセレクタ５は通常動作中
においてプロセッサ制御部３から送られてくる信号線５
２のアドレスを格納しているアドレスレジスタ６（ＡＡ
Ｒ）の出力５３を選択している。しかし、メモリ試験モ
ードになるとアドレスレジスタ１２（ＡＢＲ）の出力５
４を選択する。このアドレスレジスタ１２はプロセッサ
制御部３から送られてくる制御信号６４によりアドレス
を更新していく。ここで、このアドレスの更新は一つの
アドレスの試験が終了するまで保持している。また、メ
モリ試験中に通常動作状態に戻る場合はメモリ試験中の
アドレスを次のＩＤＬＥ状態になるまで保持しておく。
においてプロセッサ制御部３から送られてくる信号線５
２のアドレスを格納しているアドレスレジスタ６（ＡＡ
Ｒ）の出力５３を選択している。しかし、メモリ試験モ
ードになるとアドレスレジスタ１２（ＡＢＲ）の出力５
４を選択する。このアドレスレジスタ１２はプロセッサ
制御部３から送られてくる制御信号６４によりアドレス
を更新していく。ここで、このアドレスの更新は一つの
アドレスの試験が終了するまで保持している。また、メ
モリ試験中に通常動作状態に戻る場合はメモリ試験中の
アドレスを次のＩＤＬＥ状態になるまで保持しておく。
【００１５】メモリ部４はアドレスレジタ５の出力５５
によりアクセスされる。このメモリ部４から読み出され
たデータは信号線５７を通してデータレジスタ７に格納
する。このデータレジスタ７に格納したデータは、信号
線５８を通してメモリ部４に送出する。送出したデータ
はアドレスレジスタ１２の示す同一アドレスにプロセッ
サ制御部３から送られて来る信号線５６の制御を受けて
書き込む。
によりアクセスされる。このメモリ部４から読み出され
たデータは信号線５７を通してデータレジスタ７に格納
する。このデータレジスタ７に格納したデータは、信号
線５８を通してメモリ部４に送出する。送出したデータ
はアドレスレジスタ１２の示す同一アドレスにプロセッ
サ制御部３から送られて来る信号線５６の制御を受けて
書き込む。
【００１６】つぎに、再度アドレスレジスタ１２に示さ
れた同一アドレスに対してメモリ部４をアクセスする。
メモリ部４から読み出されたデータは信号線５７を通し
てデータレジスタ８に格納する。そして、データレジス
タ７に格納されているデータは信号線５８を通して、デ
ータレジスタ８に格納されているデータは信号線５９を
通して比較器９にそれぞれ送出する。この比較器９はデ
ータレジスタ７に格納されているデータとデータレジス
タ８に格納されているデータとを比較する。その比較し
た結果はＡＮＤゲート１０によりプロセッサ制御部３か
ら送られてくるメモリ診断モードを示す信号線６５によ
り有効条件がとられ信号線６１を通してエラー表示レジ
スタ１１（ＥＲＦ）に反映する。このエラー表示レジス
タの出力は信号線６２を通して診断プロセッサ部２に送
る。
れた同一アドレスに対してメモリ部４をアクセスする。
メモリ部４から読み出されたデータは信号線５７を通し
てデータレジスタ８に格納する。そして、データレジス
タ７に格納されているデータは信号線５８を通して、デ
ータレジスタ８に格納されているデータは信号線５９を
通して比較器９にそれぞれ送出する。この比較器９はデ
ータレジスタ７に格納されているデータとデータレジス
タ８に格納されているデータとを比較する。その比較し
た結果はＡＮＤゲート１０によりプロセッサ制御部３か
ら送られてくるメモリ診断モードを示す信号線６５によ
り有効条件がとられ信号線６１を通してエラー表示レジ
スタ１１（ＥＲＦ）に反映する。このエラー表示レジス
タの出力は信号線６２を通して診断プロセッサ部２に送
る。
【００１７】この動作が一つのアドレスのメモリ試験動
作である。この動作はＩＤＬＥ状態が続く限り繰り返し
行われる。そして、ＩＤＬＥ状態が解除，または障害が
発生した場合には、プロセッサ制御部３からプロセッサ
部２に対してメモリ試験終了報告が信号線６３を通して
送られる。
作である。この動作はＩＤＬＥ状態が続く限り繰り返し
行われる。そして、ＩＤＬＥ状態が解除，または障害が
発生した場合には、プロセッサ制御部３からプロセッサ
部２に対してメモリ試験終了報告が信号線６３を通して
送られる。
【００１８】
【発明の効果】以上説明したように本発明は、メモリ試
験を行うため診断時にすることなく通常動作時にメモリ
装置に対して書き込み読み出し試験を行い、主動作に影
響が無いようにメモリ装置をパトロールしメモリ装置の
故障を早期に発見するようにしたので、信頼性を高める
ことができる効果がある。また、メモリ装置の試験を行
うことによりメモリ装置の内容を破壊することが無いた
め初期データの再ロードをする必要がないため無駄な処
理を行わないため効率よい試験が行われ、アドレス更新
を診断プロセッサに委ねることなくプロセッサ自身が行
うためメモリ試験を高速に行うことが、診断プロセッサ
とインタフェースを削減することができるという効果を
有する。
験を行うため診断時にすることなく通常動作時にメモリ
装置に対して書き込み読み出し試験を行い、主動作に影
響が無いようにメモリ装置をパトロールしメモリ装置の
故障を早期に発見するようにしたので、信頼性を高める
ことができる効果がある。また、メモリ装置の試験を行
うことによりメモリ装置の内容を破壊することが無いた
め初期データの再ロードをする必要がないため無駄な処
理を行わないため効率よい試験が行われ、アドレス更新
を診断プロセッサに委ねることなくプロセッサ自身が行
うためメモリ試験を高速に行うことが、診断プロセッサ
とインタフェースを削減することができるという効果を
有する。
【図１】本発明によるメモリ試験方式の一実施例を示す
ブロック図である。
ブロック図である。
【図２】図１における診断プロセッサ部の動作説明に供
するフローチャートである。
するフローチャートである。
【図３】図１におけるプロセッサ部の動作説明に供する
フローチャートである。
フローチャートである。
【図４】従来の診断プロセッサの動作説明に供するフロ
ーチャートである。
ーチャートである。
１ プロセッサ部 ２ 診断プロセッサ部 ３ プロセッサ制御部 ４ メモリ部 ５ アドレスセレクタ ６ アドレスレジスタ（ＡＡＲ） ７，８ データレジスタ ９ 比較器 １０ ＡＮＤゲート １１ エラー表示レジスタ（ＥＲＦ） １２ アドレスレジスタ（ＡＢＲ）
Claims (1)
- 【請求項１】 ソフトウェア命令を実行するプロセッサ
部とこのプロセッサ部の診断制御を行う診断プロセッサ
部とで構成され、前記プロセッサ部内のメモリ装置の試
験を前記プロセッサ部が行う試験方式であって、前記プ
ロセッサ部は前記診断プロセッサ部から前記メモリ装置
に対してメモリ試験指示を受け取るとメモリ試験アドレ
スに切り替える切替手段と、前記試験アドレスを保持す
る保持手段と、前記メモリ装置に対して最初の読み出し
を行い前記読み出し内容を保持する第１のデータ保持手
段と、この第１のデータ保持手段の内容を同一アドレス
に対して書き込み前記メモリ装置の同一アドレスに対し
て二度目の読み出しを行い，前記読み出し内容を保持す
る第２のデータ保持手段と、前記第１のデータ保持手段
と前記第２のデータ保持手段とを比較する比較手段と、
この比較手段により不一致を検出したとき前記メモリ試
験を司る前記診断プロセッサ部に対して障害を報告する
手段とを備え、前記診断プロセッサ部は前記メモリ試験
指示を送出すると障害報告または終了報告が送られてく
るまで待機し、前記プロセッサ部は障害発生またはメモ
リ試験終了になるまで前記試験アドレスを更新し前記メ
モリ試験をし続け、前記プロセッサ部は前記障害を報告
する手段により障害を報告するようにしたことを特徴と
するメモリ試験方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3352976A JPH05165737A (ja) | 1991-12-17 | 1991-12-17 | メモリ試験方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3352976A JPH05165737A (ja) | 1991-12-17 | 1991-12-17 | メモリ試験方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05165737A true JPH05165737A (ja) | 1993-07-02 |
Family
ID=18427736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3352976A Pending JPH05165737A (ja) | 1991-12-17 | 1991-12-17 | メモリ試験方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05165737A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006268338A (ja) * | 2005-03-23 | 2006-10-05 | Fuji Xerox Co Ltd | ジョブフロー検証方法、検証プログラムおよびフロー制御装置 |
| JP2009238132A (ja) * | 2008-03-28 | 2009-10-15 | Nec Corp | データ処理装置 |
| US9330788B2 (en) | 2014-03-14 | 2016-05-03 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit capable of performing self-test |
-
1991
- 1991-12-17 JP JP3352976A patent/JPH05165737A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006268338A (ja) * | 2005-03-23 | 2006-10-05 | Fuji Xerox Co Ltd | ジョブフロー検証方法、検証プログラムおよびフロー制御装置 |
| JP4517908B2 (ja) * | 2005-03-23 | 2010-08-04 | 富士ゼロックス株式会社 | 検証用ジョブフロー作成装置、印刷システム及び検証用ジョブフロー作成プログラム |
| JP2009238132A (ja) * | 2008-03-28 | 2009-10-15 | Nec Corp | データ処理装置 |
| US9330788B2 (en) | 2014-03-14 | 2016-05-03 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit capable of performing self-test |
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