JPH01161544A - プログラムトレース方式 - Google Patents
プログラムトレース方式Info
- Publication number
- JPH01161544A JPH01161544A JP62320675A JP32067587A JPH01161544A JP H01161544 A JPH01161544 A JP H01161544A JP 62320675 A JP62320675 A JP 62320675A JP 32067587 A JP32067587 A JP 32067587A JP H01161544 A JPH01161544 A JP H01161544A
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- JP
- Japan
- Prior art keywords
- cpu
- circuit
- addresses
- program
- printer
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012544 monitoring process Methods 0.000 claims abstract description 11
- 238000000034 method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 238000012790 confirmation Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000011835 investigation Methods 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はプログラムトレース方式、特にＣＰＵ。
主メモリおよび入出力コントローラがバス接続されたマ
イクロコンピュータシステムにおけるプログラムトレー
ス方式に関する。
イクロコンピュータシステムにおけるプログラムトレー
ス方式に関する。
従来のプログラムトレース方式は、プログラム中にその
プログラムの実行履歴を残すためのプログラムを追加し
ておいたり、デバッキングツールを使用してプログラム
を走行させトラップ機能を利用して、プログラムを実行
しているかどうかの確認したり、プログラムの１ステツ
プずつの実行によりプログラムの実行を確認したりする
等のものが知られている。また、運用開始後のプログラ
ムのバグによるレステムダウン時などの場合にはオペレ
ーティングシステムによる関連データのセーブ等の手法
がある。
プログラムの実行履歴を残すためのプログラムを追加し
ておいたり、デバッキングツールを使用してプログラム
を走行させトラップ機能を利用して、プログラムを実行
しているかどうかの確認したり、プログラムの１ステツ
プずつの実行によりプログラムの実行を確認したりする
等のものが知られている。また、運用開始後のプログラ
ムのバグによるレステムダウン時などの場合にはオペレ
ーティングシステムによる関連データのセーブ等の手法
がある。
上述した従来方式では、デバッグツールを使用しても実
際に走行したプログラムアドレスを知るトレース機能は
、１ステップ操作によるため時間がかかる。これは複雑
なプログラムの場合、点としての走行アドレスは知るこ
とができるが線としてのプログラムの流れがわからない
ため、ある程度デバッグが進んだシステムのデバッグ時
には、バグを見つけ出すのに時間がかかることになる。
際に走行したプログラムアドレスを知るトレース機能は
、１ステップ操作によるため時間がかかる。これは複雑
なプログラムの場合、点としての走行アドレスは知るこ
とができるが線としてのプログラムの流れがわからない
ため、ある程度デバッグが進んだシステムのデバッグ時
には、バグを見つけ出すのに時間がかかることになる。
また運用開始後のシステムダウン時のセーブされたデー
タ等の解析では、点としてセーブされたプログラムの走
行アドレスより、それを線ととらえ詳細な解析を行なう
が、システムダウン時のアドレスまでの走行したプログ
ラムアドレスの記録がないため、原因究明のためにはプ
ログラムを熟知した人間でもある程度の感に頼る作業と
なり、時間がかかつてしまうという欠点がある。
タ等の解析では、点としてセーブされたプログラムの走
行アドレスより、それを線ととらえ詳細な解析を行なう
が、システムダウン時のアドレスまでの走行したプログ
ラムアドレスの記録がないため、原因究明のためにはプ
ログラムを熟知した人間でもある程度の感に頼る作業と
なり、時間がかかつてしまうという欠点がある。
本発明の方式は、ＣＰＵおよび該ＣＰＵに対するプログ
ラムを記憶する主メモリとバス接続されて前記ＣＰＵの
動作を監視するＣＰ、Ｕ監視回路と、 ＣＰＵが実行した命令とそのアドレスを任意の数だけ記
憶するための記憶回路と、 バスに接続されプログラムに基づきＣＰＵの動作モード
およびＣＰＵ監視回路からの信号によって記憶回路を読
み書きする制御回路とを有する。
ラムを記憶する主メモリとバス接続されて前記ＣＰＵの
動作を監視するＣＰ、Ｕ監視回路と、 ＣＰＵが実行した命令とそのアドレスを任意の数だけ記
憶するための記憶回路と、 バスに接続されプログラムに基づきＣＰＵの動作モード
およびＣＰＵ監視回路からの信号によって記憶回路を読
み書きする制御回路とを有する。
次に、本発明について図面を参照して説明する。
第１図は、本発明の一実施例であり、プログラムの暴走
によるシステムダウンの解析を目的としたプログラムト
レースシステムを示すブロック図である。
によるシステムダウンの解析を目的としたプログラムト
レースシステムを示すブロック図である。
本実施例においては、記憶回路８．制御回路９゜ＣＰＵ
ｌ０．ＣＰＵ監視回路１１．プリンターコントローラ１
２およびＲＯＭ／ＲＡＭ１３が、アドレスバス１．デー
タバス２およびコントロールバス３に接続されている、 また、４は記憶回路のアドレスを示すアドレス線、５は
命令コードあるいはアドレス情報を伝えるデータ線、１
５は書込／読出制御線、６は記憶ストップ信号線、７は
リセット信号線、１４はプリンターである。
ｌ０．ＣＰＵ監視回路１１．プリンターコントローラ１
２およびＲＯＭ／ＲＡＭ１３が、アドレスバス１．デー
タバス２およびコントロールバス３に接続されている、 また、４は記憶回路のアドレスを示すアドレス線、５は
命令コードあるいはアドレス情報を伝えるデータ線、１
５は書込／読出制御線、６は記憶ストップ信号線、７は
リセット信号線、１４はプリンターである。
ＲＯＭ／ＲＡＭ１３は、ＣＰＵｌ０が実行する命令やデ
ータが記憶されていて、ＣＰＵｔｏによりその内容が読
み出されたりデータが書込まれる。
ータが記憶されていて、ＣＰＵｔｏによりその内容が読
み出されたりデータが書込まれる。
プリンターコントローラー１２は、ＣＰＵｌ０の制御に
より、データをプリンター１４に出力する。
より、データをプリンター１４に出力する。
ＣＰＵ監視回路１１は、ＣＰＵ１０の動作状態を監視し
ている回路であり、ＣＰＵｌ０の異常動作、暴走等を検
出すると、制御回路９に記憶ストップ信号を出力し、ま
た同時にＣＰＵｌ０に対しリセット信号を出力してＣＰ
Ｕｌ０をリセットする。
ている回路であり、ＣＰＵｌ０の異常動作、暴走等を検
出すると、制御回路９に記憶ストップ信号を出力し、ま
た同時にＣＰＵｌ０に対しリセット信号を出力してＣＰ
Ｕｌ０をリセットする。
制御回路９はコントロールバス１３上の信号を識別し、
ＣＰＵｌ０の命令コードフェッチサイクル時においては
アドレスと命令コードの情報を記憶回路８に書込む、し
かし、ＣＰＵ監視回路１１よりの記憶ストップ信号６が
入力すると、制御回路９はそれ以後の書込制御を停止す
る。また、ＣＰｔＪ １０からの指令により記憶回路８
からアドレスと命令コードの情報を読出し、それぞれア
ドレスバス１とデータバス２にのせて読出す。
ＣＰＵｌ０の命令コードフェッチサイクル時においては
アドレスと命令コードの情報を記憶回路８に書込む、し
かし、ＣＰＵ監視回路１１よりの記憶ストップ信号６が
入力すると、制御回路９はそれ以後の書込制御を停止す
る。また、ＣＰｔＪ １０からの指令により記憶回路８
からアドレスと命令コードの情報を読出し、それぞれア
ドレスバス１とデータバス２にのせて読出す。
ＲＯＭ／ＲＡＭ１３に記憶されているプログラムは、Ｃ
ＰＵ １０がリセットされると、記憶回路８に記憶され
ているアドレスと命令情報を１０００アドレス分読み出
し、プリンター１４に出力する様に作成されているとし
て、現在ＣＰＵ１０は別のルーチンを走行中であるとす
る。
ＰＵ １０がリセットされると、記憶回路８に記憶され
ているアドレスと命令情報を１０００アドレス分読み出
し、プリンター１４に出力する様に作成されているとし
て、現在ＣＰＵ１０は別のルーチンを走行中であるとす
る。
このとき、ＣＰＵ １０がある命令を実行後に暴走する
と、ＣＰＵ監視回路１１により、記憶ストップ信号が制
御回路９に出力され、制御回路９はアドレスと命令の記
憶をするための書込制御を停止する。さらに、ＣＰＵ監
視回路１１によりＣＰＵｌ０にリセット信号が出力され
ＣＰＵｌ０はリセットされる。
と、ＣＰＵ監視回路１１により、記憶ストップ信号が制
御回路９に出力され、制御回路９はアドレスと命令の記
憶をするための書込制御を停止する。さらに、ＣＰＵ監
視回路１１によりＣＰＵｌ０にリセット信号が出力され
ＣＰＵｌ０はリセットされる。
リセット後、ＣＰＵｌ０はＲＯＭ／ＲＡＭ１３に記憶さ
れている命令により、記憶回路８に記憶されているアド
レストデータの情報を読出し、プリンターに出力し、暴
走によるシステムダウンまでのプログラムの走行状況の
トレースを可能化する。
れている命令により、記憶回路８に記憶されているアド
レストデータの情報を読出し、プリンターに出力し、暴
走によるシステムダウンまでのプログラムの走行状況の
トレースを可能化する。
〔発明の効果〕
以上説明したように本発明は、マイクロコンピュータが
実行したプログラムのアドレスと命令を任意の数だけ記
憶しておくことにより、プログラムのデパック時には、
該当ルーチン走行の確認。
実行したプログラムのアドレスと命令を任意の数だけ記
憶しておくことにより、プログラムのデパック時には、
該当ルーチン走行の確認。
マイクロプロセッサ暴走時には暴走原因の早期究゛明、
また、運用開始後には、システムダウン原因の早期究明
等を可能にする効果がある。
また、運用開始後には、システムダウン原因の早期究明
等を可能にする効果がある。
第１図は本発明の一実施例を示すブロック図である。
１・・・アドレスバス、２・・・データバス、３・・・
コントロールバス、４・・・アドレス線、５・・・デー
タ線、６・・・記憶ストップ信号線、７・・・リセット
信号線、８・・・記憶回路、９・・・制御回路、１．０
・・・ＣＰＵ、１１・・・ＣＰＵ監視回路、１２・・・
プリンターコントローラー、１３・ ＲＯＭ／ＲＡＭ、
１４−・・プリンター、１５・・・書込／読出制御線。
コントロールバス、４・・・アドレス線、５・・・デー
タ線、６・・・記憶ストップ信号線、７・・・リセット
信号線、８・・・記憶回路、９・・・制御回路、１．０
・・・ＣＰＵ、１１・・・ＣＰＵ監視回路、１２・・・
プリンターコントローラー、１３・ ＲＯＭ／ＲＡＭ、
１４−・・プリンター、１５・・・書込／読出制御線。
Claims (1)
- 【特許請求の範囲】 ＣＰＵおよび該ＣＰＵに対するプログラムを記憶する主
メモリとバス接続されて前記ＣＰＵの動作を監視するＣ
ＰＵ回路と、 前記ＣＰＵが実行した命令とそのアドレスを任意の数だ
け記憶するための記憶回路と、 前記バスに接続され前記プログラムに基づき前記ＣＰＵ
の動作モードおよび前記ＣＰＵ監視回路からの信号によ
って前記記憶回路を読み書きする制御回路とを有するこ
とを特徴とするプログラムトレース方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62320675A JPH01161544A (ja) | 1987-12-18 | 1987-12-18 | プログラムトレース方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62320675A JPH01161544A (ja) | 1987-12-18 | 1987-12-18 | プログラムトレース方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01161544A true JPH01161544A (ja) | 1989-06-26 |
Family
ID=18124076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62320675A Pending JPH01161544A (ja) | 1987-12-18 | 1987-12-18 | プログラムトレース方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01161544A (ja) |
-
1987
- 1987-12-18 JP JP62320675A patent/JPH01161544A/ja active Pending
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