JPH05173830A - 異常動作検出方法、及びエミュレータ - Google Patents

Abstract

(57)【要約】 【目的】 本発明の目的は、ターゲットプログラムのデ
バッグにおいて、異常動作状態を的確に検出するための
技術を提供することにある。 【構成】 エミュレーションプロセッサ１によるターゲ
ットプログラム実行情報をトレースＲＡＭ１７に記憶さ
せ、このトレースＲＡＭ１７の記憶情報と、その後に繰
返し得られるターゲットプログラム実行情報とを比較回
路１０で比較することにより、例えばターゲットプログ
ラムのループ処理などのように繰返し実行される処理に
おいて、時々現れるような再現性の低い異常動作状態の
検出を可能とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ソフトウェアデバッグ
対象とされるターゲットプログラム（ユーザプログラ
ム）の実行異常状態を検出するための技術に関し、例え
ばターゲットプログラムをマイクロプロセッサに実行さ
せることにより、ターゲットシステム上で動作するソフ
トウェアの開発支援を可能とするインサーキットエミュ
レータに適用して有効な技術に関する。

【０００２】

【従来の技術】マイクロプロセッサ（マイクロコンピュ
ータ）応用機器の開発において、その応用システムのデ
バッグやそのシステムの詳細な評価を行うため、エミユ
レータが使用されている。例えばインサーキットエミュ
レータは、ソフトウェア開発用のホストコンピュータ
と、開発中のターゲットシステムとの間に接続され、そ
のターゲットシステムに含まれるマイクロプロセッサ
（ターゲットプロセッサ）の機能を代行する一方でデバ
ッガとしての機能をもち、詳細なシステムデバッグを支
援する。かかるインサーキットエミュレータは、その本
体から延長されたケーブルの先端部が、ＩＣソケットな
どの接栓を介してターゲットシステムに結合可能とさ
れ、さらに、エミュレーション実行中に各種データやス
テータス信号などを実時間でサンプリングし、それをト
レースメモリ部などに格納する実時間トレース機能や、
エミュレーション動作を実質的に停止させるブレーク機
能などの各種デバッグ機能が備えられている。

【０００３】一般にインサーキットエミュレータでは、
リターン命令を実行し、スタックの内容から戻りアドレ
スを読込むことを利用して、ターゲットプログラムを任
意のアドレスから実行するようにしている。また、ブレ
ークは、割込み入力あるいはインタラプト命令実行によ
り、ターゲットプログラムに実行の流れを変えることに
よって行われる。すなわち、割込み入力あるいはインタ
ラプト命令実行の例外処理によるスタック前にマイクロ
プロセッサの動作空間をターゲットプログラム実行状態
からエミュレータ制御状態に切換え、ブレーク発生時に
インサーキットエミュレータのステータスレジスタにブ
レーク要因を示す情報をセットし、リスタート（再スタ
ート）アドレスからのエミュレータ制御プログラムによ
り、ステータスレジスタのブレーク要因を解析するよう
にしている。

【０００４】尚、インサーキットエミュレータの動作に
ついて記載された文献の例としては、１９８９年６月２
０日に電波新聞社から発行された「マイコン開発のすべ
て（第７８頁から第９５頁）」がある。

【０００５】

【発明が解決しようとする課題】上記のように、エミュ
レーションプロセッサによりターゲットプログラムを実
行させ、エミュレーション実行中に各種データやステー
タス信号などを実時間でサンプリングし、それをトレー
スメモリ部などに格納する実時間トレース機能や、エミ
ュレーション動作を実質的に停止させるブレーク機能な
どの各種デバッグ機能によってシステムデバッグが行わ
れるが、マイクロプロセッサの高速化および高集積化が
進むにつれてその応用システムが複雑になり、デバッグ
における異常動作の再現性が低くなる傾向にある。その
ように異常動作の再現性が低くなると、ターゲットプロ
グラムの不良解析が非常に困難になる。異常動作の検出
をリアルタイムに行うには、既存のブレーク検出回路へ
それについてのブレーク条件を設定すれば良いが、例え
ばターゲットプログラムのループ処理などのように繰返
し実行される処理において、毎回ではなく、時々現れる
ような異常動作状態を予測して、それについてのブレー
ク条件を設定するのは非常に困難であるし、また、起り
得る全ての異常動作を想定してそれについてのブレーク
条件を設定するのは、複雑な条件設定を強いられるの
で、実用的ではない。

【０００６】本発明の目的は、ターゲットプログラムの
デバッグにおいて、異常動作状態を的確に検出するため
の技術を提供することにある。

【０００７】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００９】すなわち、プロセッサによるターゲットプ
ログラム実行情報を記憶し、この記憶情報と、その後に
得られるターゲットプログラム実行情報とを比較するこ
とによって当該ターゲットプログラム実行における異常
動作の発生を検出するものである。また、マイクロプロ
セッサによるターゲットプログラム実行情報を記憶する
ためのトレース手段と、上記ターゲットプログラムの新
たな実行情報とそれに対応するところの上記トレース手
段の記憶情報とを比較することによって当該ターゲット
プログラム実行における異常動作の発生を検出する比較
手段とを含んでエミュレータを構成するものである。こ
のとき、上記比較手段の比較結果に基づいてエミュレー
ション動作を実質的に停止させるためのブレーク手段を
エミュレータに含めることができる。更に上記トレース
手段は、上記マイクロプロセッサに結合されたエミュレ
ーションバスの情報を記憶するためのトレースメモリ
と、上記情報比較のための条件を検出することによって
上記トレースメモリ及び比較手段を制御するための検出
回路と、上記トレースメモリのアドレス信号を生成する
ためのアドレス生成カウンタとを含んで構成することが
できる。

【００１０】

【作用】上記した手段によれば、プロセッサによるター
ゲットプログラム実行情報を記憶し、この記憶情報と、
その後に得られるターゲットプログラム実行情報とを比
較することは、例えばターゲットプログラムのループ処
理などのように繰返し実行される処理において、毎回で
はなく、時々現れるような再現性の低い異常動作状態の
検出を可能とする。また、上記比較手段は、ターゲット
プログラムの新たな実行情報とそれに対応するところの
上記トレース手段の記憶情報とを比較し、このことが、
当該ターゲットプログラム実行における再現性の低い異
常動作検出を可能とする。

【００１１】

【実施例】図３には本発明の一実施例に係るインサーキ
ットエミュレータと、それを含むソフトウェア開発シス
テムが示される。

【００１２】同図に示されるソフトウェア開発システム
は、特に制限されないが、ＣＲＴディスプレイ１６とキ
ーボード４２とを含むホストコンピュータ３２と、当該
ホストコンピュータ３２のＲＳ２３２Ｃポートを利用し
て結合されたインサーキットエミュレータ４３とを含
む。インサーキットエミュレータ４３は、ソフトウェア
開発用のホストコンピュータ３２と、開発中のターゲッ
トシステム５０との間に接続され、そのターゲットシス
テム５０に含まれるマイクロプロセッサ（ターゲットプ
ロセッサ）の機能を代行する一方でデバッガとしての機
能をもち、詳細なシステムデバッグを支援する。そのよ
うなインサーキットエミュレータ４３において、エミュ
レータ本体３３は、シリアルライン３４を介して上記ホ
ストコンピュータ３２に結合され、このホストコンピュ
ータ３２との間で各種制御信号や必要データのやり取り
が可能とされ、また、インタフェースケーブル２２を介
してターゲットシステム５０に結合される。インタフェ
ースケーブル２２の先端部に設けられた接続器具９は、
ターゲットシステム５０に設けられたターゲットプロセ
ッサ取付け用ソケット（ＩＣソケットなどと称され
る）、若しくはターゲットシステム５０のボードに形成
されたターゲットプロセッサ取付け部に対して着脱自在
とされる。

【００１３】図１には上記エミュレータ本体３３の全体
的な構成が示される。

【００１４】マイクロプロセッサ応用機器としてのター
ゲットシステム５０に搭載されるターゲットマイクロプ
ロセッサと等価なマイクロプロセッサ（ＭＰＵ）１は、
最も優先度が高い割込みとされるＮＭＩ割込み信号５１
の入力端子を有する。エミュレーションバス２には、マ
イクロプロセッサ１がターゲットマイクロプロセッサの
機能を代行する際に当該プロセッサ１の所定の状態切換
えを行うためのエミュレーション制御部３、エミュレー
ション動作制御時に使用されるメモリ４、マイクロプロ
セッサ１の制御状態やエミュレーションバス２の状態を
監視することによって、また、後述する比較回路１０の
比較結果に応じてターゲットプログラムの実行を実質的
に停止させるためのブレーク検出回路５、エミュレーシ
ョンバス２に与えられるアドレスやデータ並びに制御信
号を逐次トレースして蓄えるトレース回路６、ターゲッ
トシステムに含まれるべきデータメモリやプログラムメ
モリを代行するためのエミュレーションメモリ７、及び
図３に示されるターゲットシステム５０との結合のため
のユーザインタフェース部８がそれぞれ結合される。上
記ＮＭＩ割込み信号５１は、上記ブレーク検出回路５に
よってブレーク条件成立が検出された場合にアサートさ
れる。上記エミュレーション制御部３、メモリ４、ブレ
ーク検出回路５、トレース回路６、及びエミュレーショ
ンメモリ７は、システムバス１１を通じてコントロール
ＣＰＵ（中央処理装置）１２の制御を受けるようになっ
ている。システムバス１１には、システムメモリ１３や
Ｉ／Ｏインタフェース部１４が結合され、このＩ／Ｏイ
ンタフェース部１４を介して、ＣＲＴディスプレイ１６
を含むホストコンピュータ３２が結合される。一般にイ
ンサーキットエミュレータでは、割込み入力あるいはイ
ンタラプト命令実行の例外処理によるスタック前にマイ
クロプロセッサの動作空間をターゲットプログラム実行
状態からエミュレータ制御状態に切換え、ブレーク発生
時にインサーキットエミュレータのステータスレジスタ
にブレーク要因を示す情報をセットし、リスタートアド
レスからのエミュレータ制御プログラムにより、ステー
タスレジスタのブレーク要因を解析するようにしてい
る。更に本実施例では、ターゲットプログラム実行にお
いて時々現れるような異常動作の検出の的確化を図るた
め、トレース回路１０の出力とエミュレーションバス２
の情報とを一定条件下で比較することによって異常動作
を検出可能とするための比較回路１０設けられる。この
比較回路の比較結果は、ブレーク検出回路５、及びトレ
ース回路６に伝達される。

【００１５】図２には上記トレース回路６の構成例が示
される。

【００１６】図２に示されるように上記トレース回路６
は、上記エミュレーションプロセッサ１に結合されたエ
ミュレーションバス２の情報を記憶するためのトレース
ＲＡＭ（ランダム・アクセス・メモリ）１７と、トレー
ス条件などのトレース制御情報を検出して上記トレース
ＲＡＭ１７のリード・ライト動作を制御するための検出
回路１８と、上記トレースＲＡＭ１７のアドレス信号を
生成するためのアドレス生成カウンタ１９とを含む。ト
レースＲＡＭ１７は、特に制限されないが、スタティッ
クＲＡＭとされ、データ入力（Ｄａｔａｉｎ）端子、／
ＣＳ（チップイネーブル）端子、／ＷＥ（ライトイネー
ブル）端子、アドレス（Ａｄｄｒｒ．）端子、データ出
力（Ｄａｔａｏｕｔ）端子を有する。検出回路１８は、
予め設定されたトレース条件に基づいてエミュレーショ
ンバス２の状態を監視してチップイネーブル信号／ＣＳ
（／は当該信号がローアクティブであることを意味す
る）、ライトイネーブル信号／ＷＥをアサート又はネゲ
ートすることによって上記トレースＲＡＭ１７の動作を
制御するとともに、制御信号ＣＮＴにより比較回路１０
の動作を制御する。チップイネーブル信号／ＣＳがロー
レベルにアサートされることによってトレースＲＡＭ１
７が選択的に動作可能状態とされる。チップイネーブル
信号／ＣＳがアサートされた状態でライトイネーブル信
号／ＷＥがローレベルにアサートされた場合にはトレー
スＲＡＭ１７は書込み状態とされ、そのときデータ入力
端子を介してエミュレーションバス２の情報がトレース
ＲＡＭ１７に書込み可能とされる。また、それとは逆に
ライトイネーブル信号／ＷＥがハイレベルにネゲートさ
れた場合にはトレースＲＡＭ１７は読出し状態とされ、
データ出力端子を介してトレース情報の読出しが可能と
される。そのようなトレースＲＡＭ１７の出力情報は、
後段の比較回路１０において、その後のエミュレーショ
ンバス２の情報と比較される。その比較において、両情
報が異なっていると判断された場合には、不一致信号が
ローレベルにアサートされ、それによって上記検出回路
１８、アドレス生成カウンタ１９の動作が停止される。

【００１７】ここで、上記トレースＲＡＭ１７における
トレース条件は、トレース入力信号の状態で指定でき、
さらにこれらの条件に加えて実行回数指定および通過順
序の指定も可能とされる。このトレース条件には、この
他にトレース開始、停止条件が含まれる。エミュレーシ
ョン実行前に、コントロールＣＰＵ１２によってトレー
ス条件としてのトレース開始及び停止条件が検出回路１
８に設定される。尚、ここで、停止条件が指定されない
場合には、トレースＲＡＭ１７の最終アドレスへの書込
みが停止条件とされる。このときアドレス生成カウンタ
１９がコントロールＣＰＵ１２によって“０”にイニシ
ャライズされる。また、検出回路１８からの不一致信号
２０がローレベルにアサートされた場合にブレークする
ように、必要に応じてブレーク検出回路５に設定するこ
とができる。

【００１８】エミュレーションが開始されると、予め設
定されたトレース条件に従いトレースＲＡＭ１７への情
報書込みが行われる。このときアドレス生成カウンタ１
９は、トレースＲＡＭ１７に情報が１回書込まれる毎に
“１”カウントアップしていく。その後、トレースＲＡ
Ｍ１７への書込みが停止条件により停止すると、アドレ
ス生成カウンタ１９は再び“０”にイニシャライズさ
れ、それ以降、当該トレースＲＡＭ１７は読出し専用と
なる。エミュレーションが継続実行され、再びトレース
開始条件一致が検出回路１８によって検出されると、そ
れ以降、停止条件が検出されるまでのターゲットプログ
ラム実行においてエミュレーションバス２に現れる情報
は、ターゲットプログラムが正常動作する限りにおい
て、トレースＲＡＭ１７の記憶情報と必ず一致するはず
である。そこで、制御信号ＣＮＴが検出回路１８によっ
てアサートされてから比較回路１０の比較動作が開始さ
れ、つまり、比較回路１０によって、トレースＲＡＭ１
７からの読出しデータとエミュレーションバス２の状態
との比較が開始され、この比較において両者が一致する
場合には、ターゲットシステムは正常動作とされるが、
もし両者が一致しない場合には、それは異常動作である
から不一致信号２０がアサートされる。それにより、検
出回路１８はチップセレクト信号／ＣＳをハイレベルに
ネゲートすることによってトレースＲＡＭ１７の動作を
停止させ、アドレス生成カウンタ１９のカウントアップ
動作を停止させる。

【００１９】ターゲットプログラムのループ処理などの
ように繰返し実行される処理において、毎回ではなく、
時々現れるような異常動作状態を予測してそれについて
のブレーク条件を設定するのは非常に困難であるが、上
記のようにトレース開始、停止条件などの簡単な条件設
定により、ターゲットプロセッサによるターゲットプロ
グラム実行情報を記憶し、この記憶情報と、その後に繰
返し得られるターゲットプログラム実行情報とを、新た
に情報が得られる毎に比較することによって、当該ター
ゲットプログラム実行において時々発生するような異常
動作をも的確に検出することができる。そしてそのよう
な比較動作によって異常動作が検出された場合には、ブ
レーク検出回路５によってエミュレーション動作が実質
的に停止され、トレースＲＡＭ１７のトレース内容が、
システムバス１１やＩ／Ｏインタフェース部１４を介し
てホストコンピュータ３２に転送されることによって当
該異常動作の解析が可能とされる。また、異常動作検出
のための比較に用いられるトレース情報は、ターゲット
システム５０の正常動作時のものであるのが好ましい
が、仮に異常動作時のデータがトレースＲＡＭ１７にト
レースされ、その後のエミュレーションによって正常動
作時のデータが得られた場合には、比較回路１０での情
報比較において、両情報は異なるものと判断され、不一
致信号がアサートされるから、少なくとも、時々発生す
るような異常動作を検出する限りにおいては、トレース
ＲＡＭ１０の情報は必ずしもターゲットシステムの正常
動作時のものに限らない。

【００２０】上記実施例によれば以下の作用効果が得ら
れる。

【００２１】（１）エミュレーションプロセッサ１によ
るターゲットプログラム実行情報をトレースＲＡＭ１７
に記憶させ、このトレースＲＡＭ１７の記憶情報と、そ
の後に繰返し得られるターゲットプログラム実行情報と
を比較回路１０で比較することにより、例えばターゲッ
トプログラムのループ処理などのように繰返し実行され
る処理において、毎回ではなく、時々現れるような再現
性の低い異常動作状態の検出が可能とされる。

【００２２】（２）トレース開始およびトレース条件に
従いトレースＲＡＭ１７への情報書込みが行われ、トレ
ースＲＡＭ１７への書込みが停止条件により停止される
ことによって、アドレス生成カウンタ１９がイニシャラ
イズされ、それ以降トレースＲＡＭ１７は読出し専用と
なり、再びトレース開始条件一致が検出回路１８によっ
て検出されると、それ以降、停止条件が検出されるまで
のターゲットプログラム実行においてエミュレーション
バス２に現れる情報が、ターゲットプログラムが正常動
作する限りにおいてトレースＲＡＭ１７の記憶情報と一
致するはずであることに着目して、比較回路１０によっ
て、トレースＲＡＭ１７からの読出しデータとエミュレ
ーションバス２の状態との比較を行うようにし、この比
較において両者が一致しない場合には、それは異常動作
であるから不一致信号２０がアサートされ、検出回路１
８はチップセレクト信号／ＣＳをハイレベルにネゲート
することによってトレースＲＡＭ１７の動作が停止さ
れ、アドレス生成カウンタ１９のカウントアップ動作が
停止される。そのようにして、ターゲットプログラムの
ループ処理などのように繰返し実行される処理におい
て、時々現れるような異常動作状態を的確に検出するこ
とができる。

【００２３】（３）マイクロプロセッサに結合されたエ
ミュレーションバスの情報を記憶するためのトレースＲ
ＡＭ１７と、トレース制御情報を検出してトレースＲＡ
Ｍ１７のリード・ライト動作を制御するための検出回路
１８と、トレースＲＡＭ１７のアドレス信号を生成する
ためのアドレス生成カウンタ１９とを含むことにより、
上記比較回路１０での情報比較の制御機能を有するトレ
ース回路６を簡単に構成することができる。

【００２４】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００２５】例えば、比較回路１０に入力される情報
を、指定により部分的にマスクすることにより比較の対
象から外すようにしてもよい。また、外部プローブなど
を利用することによってターゲットシステム５０の任意
箇所から得られる信号を比較のための情報として比較回
路１０に取込むようにしてもよい。さらに、比較回路１
０の比較動作時においてもトレースＲＡＭへの書込みを
行うようにしてもよい。また、正常動作時のデータが予
め得られているような場合には、トレースＲＡＭ１７の
出力に代えてそれを利用するようにしてもよい。

【００２６】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるインサ
ーキットエミュレータに適用した場合について説明した
が、本発明はそれに限定されるものではなく、ロジック
アナライザやプロトコルアナライザなどの各種システム
開発支援装置に適用することができる。

【００２７】本発明は、少なくともソフトウェアデバッ
グ対象とされるターゲットプログラムをマイクロプロセ
ッサに実行させることを条件に適用することができる。

【００２８】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００２９】すなわち、プロセッサによるターゲットプ
ログラム実行情報をメモリに記憶し、このメモリの記憶
情報と、その後に繰返し得られるターゲットプログラム
実行情報とを比較することによって、例えばターゲット
プログラムのループ処理などのように繰返し実行される
処理において、毎回ではなく、時々現れるような再現性
の低い異常動作状態の検出が可能とされる。

【図面の簡単な説明】

【図１】本発明の一実施例であるインサーキットエミュ
レータの構成ブロック図である。

【図２】上記インサーキットエミュレータにおける主要
部の構成ブロック図である。

【図３】上記インサーキットエミュレータを含むシステ
ム開発支援システムの斜視図である。

【符号の説明】

１ エミュレーションプロセッサ ２ エミュレーションバス ３ エミュレーション制御部 ４ メモリ ５ ブレーク検出回路 ６ トレース回路 ７ エミュレーションメモリ ８ ユーザインタフェース部 ９ 接続器具 １０ 比較回路 １１ システムバス １２ コントロールＣＰＵ １３ システムメモリ １４ Ｉ／Ｏインタフェース部 １６ ＣＲＴディスプレイ １７ トレースＲＡＭ １８ 検出回路 １９ アドレス生成カウンタ ２０ 不一致信号 ２２ インタフェースケーブル ３２ ホストコンピュータ ３３ エミュレータ本体 ３４ シリアルライン ４２ キーボード ４３ インサーキットエミュレータ ５０ ターゲットシステム ５１ ＮＭＩ割込み信号

Claims (5)

【特許請求の範囲】
1. 【請求項１】 ソフトウェアデバッグ対象とされるター
   ゲットプログラムをマイクロプロセッサに実行させ、そ
   のときの異常動作を検出する異常動作検出方法であっ
   て、上記マイクロプロセッサによるターゲットプログラ
   ム実行情報を所定の条件下でメモリに記憶し、このメモ
   リの記憶情報を読出すとともに当該読出し情報と、その
   後に繰返し得られるターゲットプログラム実行情報とを
   当該実行情報が得られる毎に比較することによって当該
   ターゲットプログラム実行における異常動作の発生を検
   出することを特徴とする異常動作検出方法。
2. 【請求項２】 ソフトウェアデバッグ対象とされるター
   ゲットプログラムをマイクロプロセッサに実行させるこ
   とにより、ターゲットシステム上で動作するソフトウェ
   アの開発支援を可能とするエミュレータにおいて、上記
   マイクロプロセッサによるターゲットプログラム実行情
   報を記憶するためのトレース手段と、上記マイクロプロ
   セッサによって繰返し実行されるターゲットプログラム
   の新たな実行情報と、上記トレース手段の記憶情報とを
   比較することによって当該ターゲットプログラム実行に
   おける異常動作の発生を検出するための比較手段とを含
   むことを特徴とするエミュレータ。
3. 【請求項３】 上記比較手段による異常動作検出結果に
   基づいてエミュレーション動作を実質的に停止させるた
   めのブレーク手段を含む請求項２記載のエミュレータ。
4. 【請求項４】 上記トレース手段は、上記マイクロプロ
   セッサに結合されたエミュレーションバスの情報を記憶
   するためのトレースメモリと、上記情報比較のための条
   件を検出することによって上記トレースメモリ及び比較
   手段を制御するための検出回路と、上記トレースメモリ
   のアドレス信号を生成するためのアドレス生成カウンタ
   とを含む請求項２又は３記載のエミュレータ。
5. 【請求項５】 上記比較手段の比較結果に基づいて上記
   検出回路及び上記アドレス生成カウンタの動作が制御さ
   れるように構成された請求項４記載のエミュレータ。