JP2000112781A - 電子回路解析装置及び電子回路解析方法並びに記憶媒体 - Google Patents

Abstract

(57)【要約】 【課題】 デバッガプログラムを起動する以前の電子回
路のハードウェアの初期状態を解析することが可能な電
子回路解析装置及び電子回路解析方法並びに記憶媒体を
提供する。 【解決手段】 ホストパソコンとターゲット基板に接続
されたＲＯＭ−Ｅ１０３に、ターゲット基板の制御信号
（ＣＳ、ＯＥ）の状態に応じ、エミュレーションＲＡＭ
２１０と兼用のトレースメモリ２０２〜２０４のライト
クロックを生成するトリガ検出回路２０６を設ける。こ
のライトクロックによって、ＣＳ、ＯＥのレベルをトレ
ースし、またターゲット基板に対するメモリアクセス結
果をステップごとにトレースする。ホストパソコンはそ
のトレースデータを基にターゲット基板のＣＰＵ、ＲＯ
Ｍ、ＲＡＭの一部の動作状態を解析・表示する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、解析対象のターゲ
ット基板から解析用データを取り出し、ハードウェアの
初期状態を解析するのに好適な電子回路解析装置及び電
子回路解析方法並びに記憶媒体に関する。

【０００２】

【従来の技術】従来、電子回路（以下、ターゲット基板
と称す）の開発・設計においては、そのターゲット基板
が出来上がった時に製造品質、設計時の仕様、製造時の
仕様等についてハードウェア解析あるいはソフトウェア
解析が行われている。なお、このターゲット基板にはＣ
ＰＵ（あるいはＭＰＵ）、ＲＯＭ、ＲＡＭ、入出力部
（Ｉ／Ｏ）等のデバイス部品が搭載されている。ターゲ
ット基板の解析はホストパソコン等のホスト環境下で、
そのホストとターゲット基板の間に解析用ツールとして
のインサーキットエミュレータ（以下、ＩＣＥと記す）
やＲＯＭエミュレータ（以下、Ｒ０Ｍ−Ｅと記す）を接
続し、ホストパソコン側で解析ソフト（デバッガプログ
ラム）を実行することによって行われる。なお、ホスト
環境としてのホストパソコンにはＣＰＵ、ＲＯＭ、ＲＡ
Ｍ、及び表示装置等のＩ／Ｏ部を備える。

【０００３】前記ＩＣＥは、ホストインタフェース、Ｃ
ＰＵソケット接続部、及びＲＡＭを備え、図１０に示す
ようにＩＣＥ５０１とホストパソコン５００とはホスト
インタフェースを介して接続される一方、ターゲット基
板５０３のＣＰＵソケット５１０とはＣＰＵソケット接
続部を介して接続される。このＩＣＥ５０１のＲＡＭと
ターゲット基板５０３のＣＰＵソケット５１０とは電気
的に接続されている。そして、ターゲット基板５０３か
ら解析に必要なデータを受け取ってホストパソコン５０
０に送信すると共に、ホストパソコン５００からターゲ
ット基板５０３に対する命令を受け取り、ターゲット基
板５０３にアクセスするようになっている。すなわち、
ホストパソコン５００からＩＣＥ５０１のＲＡＭにモニ
タプログラムをダウンロードし、ＩＣＥ５０１はターゲ
ット基板５０３のＣＰＵ（ＣＰＵソケット５１０）にリ
セットを指示し、ターゲット基板５０３はそのモニタプ
ログラムをリードして実行する。そして、ＩＣＥ５０１
はターゲット基板５０３がモニタプログラムを実行する
過程で解析に必要なデータを吸い上げホストパソコン５
００に送信する。この場合、ターゲット基板５０３がモ
ニタプログラムを実行することを前提としてホストパソ
コン５００上のデバッガプログラムが実行される。

【０００４】このデバッガプログラムによってターゲッ
ト基板５０３の解析を行うためには、少なくともターゲ
ット基板５０３のＣＰＵソケット５１０を含む部分が動
作することが前提となるので、例えば、ターゲット基板
５０３においてＣＰＵのシステムバスがショートしてい
たり、そのレベルがＨあるいはＬに固定されているよう
なハードウェアの初期不良の場合は、ターゲット基板の
電源ＯＮ／ＯＦＦや供給クロックのＯＮ／ＯＦＦ等につ
いての不良解析はできるが、デバッガプログラムによる
デバッグを行うことはできない。あるいは、ターゲット
基板５０３上の回路はショートしていないが、ターゲッ
ト基板５０３のバッファメモリのゲートの操作で出力シ
ョートが生じた場合は、デバッガプログラムが動作しな
い。

【０００５】さらに、ターゲット基板５０３がＩＣＥ５
０１のデバッガ起動条件を満足しない場合には、オシロ
スコープ５０２やロジックアナライザ５０４をターゲッ
ト基板５０３に接続して不良箇所を一つずつ特定し、ハ
ードウェアのデバッグを実行する方法があるが、この作
業は煩雑であり、熟練を要する。また、オシロスコープ
５０２は４チャネル、４ポイント（４ピン）しかトレー
スデータ履歴を得られない（波形のトレースを行えな
い）ので、例えば６４ビットのＣＰＵには対応できな
い。なお、トレースデータからどのようにプログラムが
実行されていたかは使用者が判断することになる。

【０００６】一方、ＲＯＭ−Ｅは、ホストインタフェー
ス、ＲＯＭソケット接続部、リセットコネクタ、及びＲ
ＡＭを備え、このＲＡＭとターゲット基板のＣＰＵ、Ｒ
ＯＭとは電気的に接続されている。図１１に示すよう
に、ＲＯＭ−Ｅ５０１はホストパソコン６００とはホス
トインタフェースを介して接続される一方、ターゲット
基板６０３のＲＯＭソケット６１０とはＲＯＭソケット
接続部を介して接続され、ＣＰＵリセット等の制御信号
はターゲット基板６０３のリセット端子６１１とリセッ
トコネクタで接続して送信するようになっている。

【０００７】このＲＯＭ−Ｅ６０１は、ターゲット基板
６０３から解析に必要なデータを受け取ってホストパソ
コン６００に送信すると共に、ホストパソコン６００か
らターゲット基板６０３に対する命令を受け取り、ター
ゲット基板６０３にアクセスするようになっている。す
なわち、ホストパソコン６００からＲＯＭ−Ｅ６０１の
ＲＡＭにモニタプログラムをダウンロードし、ターゲッ
ト基板６０３のＣＰＵ６０８はそのモニタプログラムを
リードして実行する。また、モニタプログラムはホスト
パソコン６００からターゲット基板６０３への命令（コ
マンド）を理解し、Ｒ０Ｍ−Ｅ６０１はターゲット基板
６０３がモニタプログラムを実行する過程で解析に必要
なデータを吸い上げホストパソコン６００に送信する。
この場合も、ターゲット基板６０３のＣＰＵ６０８がモ
ニタプログラムを実行することを前提としてホストパソ
コン６００上のデバッガプログラムが実行される。

【０００８】従って、Ｒ０Ｍ−Ｅ６０１を用いてターゲ
ット基板の解析を行うためには、少なくともターゲット
基板６０３のＲＯＭ（ＲＯＭソケット６１０）の一部
（スタートアドレス）、ＲＡＭ６０７の一部（サブルー
チンスタック用のワークエリア）及びＣＰＵ６０８が動
作することが前提となるので、前述のＩＣＥ５０１より
もデバッガ起動条件が厳しくなる。

【０００９】ターゲット基板６０３がＲ０Ｍ−Ｅ６０１
のデバッガ起動条件を満足しない場合は、例えば、ＲＯ
Ｍ−Ｅ６０１からターゲット基板６０３のＣＰＵ６０８
をリセットし、ターゲット基板６０３と接続されたオシ
ロスコープ６０２やロジックアナライザ６０４でターゲ
ット基板６０３のＲＯＭ、ＲＡＭ６０７のアドレスを確
認しながら、ワンステップずつＲＯＭ−Ｅ６０１のモニ
タプログラムの流れを辿ることが考えられるが、そのＲ
ＯＭモニタソフトの内容はソフトメーカー以外に公表さ
れていないので、現実的には不可能である。

【００１０】

【発明が解決しようとする課題】前記従来の技術では、
デバッガプログラムによる解析はターゲット基板のＣＰ
Ｕが正常に動作することを前提としているので、ターゲ
ット基板のハードウェアが初期不良の場合には、ＩＣＥ
やＲＯＭ−Ｅが立上ってデバッガプログラムが起動する
までの間、ターゲット基板のハードウェアの初期デバッ
グ（初期不良の解析や診断あるいは推定）ができないと
いう問題がある。特に、ＲＯＭ−Ｅを用いた場合はデバ
ッガ起動条件が厳しく、ターゲット基板のハードウェア
の初期デバッグができないという問題がある。

【００１１】本発明の目的は、このような問題点を改善
し、デバッガプログラムが起動する以前の電子回路（タ
ーゲット基板）のハードウェアの初期状態を解析するこ
とが可能な電子回路解析装置及び電子回路解析方法並び
に記憶媒体を提供することにある。

【００１２】

【課題を解決するための手段】前記目的を達成するた
め、請求項１記載の発明は、解析対象としての電子回路
及び該電子回路のハードウェアの初期状態を解析する解
析装置と電気的に接続された電子回路解析装置であっ
て、前記電子回路の制御信号の状態に応じ、該電子回路
に対するアクセス結果をトレースする際のクロック信号
を生成するクロック生成手段と、前記アクセス結果をス
テップごとにトレースするためのトレースメモリと、を
備え、該トレースメモリに記憶されたトレースデータを
ステップごとに解析装置に送信することを特徴とする。

【００１３】このため、電子回路の制御信号のレベルに
拘らずトレースメモリへのライトクロックを生成し、そ
のレベルをトレースすることができる。さらに、電子回
路の状態に応じてアクセス結果をステップごとにトレー
スすることができる。従って、解析装置はそのトレース
データを利用してデバッガプログラムが起動する以前の
電子回路のハードウェアの初期状態を解析することがで
きる。

【００１４】前記目的を達成するため、請求項２記載の
発明は、ＣＰＵ及びメモリを有する解析対象としての電
子回路と、該電子回路のハードウェアの初期状態を解析
する解析手段、及び解析結果を表示する表示手段を有す
る解析装置と、電子回路の制御信号の状態に応じ、該電
子回路に対するメモリアクセスの結果をトレースする際
のクロック信号を生成するクロック生成手段、及び前記
制御信号のレベルとメモリアクセス結果をトレースする
ためのトレースメモリを有する電子回路解析装置と、該
電子回路解析装置と電子回路を電気的に接続すると共
に、電子回路解析装置と解析装置を電気的に接続する接
続手段と、を備え、電子回路解析装置は、解析装置から
の命令を電子回路のＣＰＵに送信し、該ＣＰＵの制御信
号の状態に応じて電子回路に対するメモリアクセスの結
果をトレースする際のクロック信号を生成し、前記制御
信号のレベルをトレースし、メモリアクセス結果をステ
ップごとにトレースすると共にトレースデータを解析装
置へ送信し、該解析装置は、トレースデータを基に電子
回路の状態を解析し、解析結果を表示するか又は次ステ
ップの命令を電子回路解析装置へ送信するようにしたこ
とを特徴とする。

【００１５】このため、電子回路の制御信号のレベルに
拘らずトレースメモリへのライトクロックを生成し、そ
のレベルをトレースすることができる。さらに、電子回
路の状態に応じてメモリアクセスを実行し、電子回路解
析装置で生成したライトクロックによってメモリアクセ
スの結果をステップごとにトレースすることができる。
従って、解析装置はそのトレースデータを利用してデバ
ッガプログラムが起動する以前の電子回路のハードウェ
アの初期状態を解析し、解析結果を表示することができ
る。

【００１６】前記目的を達成するため、請求項３記載の
発明は、ＣＰＵ及びメモリを有する解析対象としての電
子回路と、該電子回路のハードウェアの初期状態を解析
する解析手段及び解析結果を表示する表示手段を有する
解析装置と、電子回路の制御信号の状態に応じ、該電子
回路に対するメモリアクセスの結果をトレースする際の
クロック信号を生成するクロック生成手段、及び前記制
御信号のレベルとメモリアクセス結果をトレースするた
めのトレースメモリを有する電子回路解析装置と、該電
子回路解析装置と電子回路を電気的に接続すると共に、
電子回路解析装置と解析装置を電気的に接続する接続手
段と、を備えたシステムの電子回路解析方法であって、
解析装置から電子回路解析装置へ電子回路に対する命令
を送信する第１の命令送信ステップと、電子回路解析装
置から電子回路のＣＰＵへ前記命令を送信する第２の命
令送信ステップと、電子回路解析装置が前記ＣＰＵの制
御信号の状態に応じて電子回路に対するメモリアクセス
の結果をトレースする際のクロック信号を生成するクロ
ック生成ステップと、電子回路解析装置が前記クロック
信号を用いて前記制御信号のレベルをトレースし、メモ
リアクセス結果をステップごとにトレースすると共にト
レースデータを解析装置へ送信するトレースステップ
と、解析装置がトレースデータを基に電子回路の状態を
解析し、解析結果を表示する解析表示ステップと、解析
装置がトレースデータを基に電子回路の状態を解析し、
該電子回路に対する次ステップの命令を電子回路解析装
置へ送信する第３の命令送信ステップと、を有すること
を特徴とする。このため、請求項２と同様にデバッガプ
ログラムが起動する以前のターゲット基板のハードウェ
アの初期状態を解析し、その解析結果を表示することが
できる。

【００１７】前記目的を達成するため、請求項４記載の
発明は、電子回路のハードウェアの初期状態を解析する
解析手段、解析結果を表示する表示手段、電子回路の制
御信号の状態に応じ、該電子回路に対するメモリアクセ
スの結果をトレースする際のクロック信号を生成するク
ロック生成手段、及び前記制御信号のレベルとメモリア
クセス結果をトレースするためのトレースメモリを有す
る電子回路解析装置と、ＣＰＵ及びメモリを有する解析
対象としての電子回路と、該電子回路と電子回路解析装
置を電気的に接続する接続手段と、を備えたシステムの
電子回路解析方法であって、電子回路解析装置から電子
回路のＣＰＵへ命令を送信する第１の命令送信ステップ
と、クロック生成手段が前記ＣＰＵの制御信号の状態に
応じて電子回路に対するメモリアクセスの結果をトレー
スする際のクロック信号を生成するクロック生成ステッ
プと、該クロック信号を用いてメモリアクセスのステッ
プごとにアクセス結果をトレースするトレースステップ
と、トレースデータを基に電子回路の状態を解析し、解
析結果を表示する解析表示ステップと、トレースデータ
を基に電子回路の状態を解析し、次ステップの命令を電
子回路のＣＰＵへ送信する第２の命令送信ステップと、
を有することを特徴とする。

【００１８】このため、例えば前記各手段をホストパソ
コン等の解析装置に内蔵させたり、あるいはクロック生
成手段及びトレースメモリを電子回路に内蔵させても、
請求項２と同様にデバッガプログラムが起動する以前の
ターゲット基板のハードウェアの初期状態を解析し、解
析結果を表示することができる。前記目的を達成するた
め、請求項５記載の発明は、ＣＰＵ及びメモリを有する
解析対象としての電子回路と、該電子回路のハードウェ
アの初期状態を解析する解析装置と、電子回路の制御信
号の状態に応じ、該電子回路に対するメモリアクセスの
結果をトレースする際のクロック信号を生成するクロッ
ク生成手段、及び前記制御信号のレベルとメモリアクセ
ス結果をトレースするためのトレースメモリを有する電
子回路解析装置と、該電子回路解析装置と電子回路を電
気的に接続すると共に、電子回路解析装置と解析装置を
電気的に接続する接続手段と、を備えたシステムで、解
析装置が発行した電子回路に対する命令を該電子回路の
ＣＰＵへ送信する命令送信ステップと、前記ＣＰＵの制
御信号の状態に応じて電子回路に対するメモリアクセス
の結果をトレースする際のクロック信号を生成するクロ
ック生成ステップと、前記クロック信号を用いて前記制
御信号のレベルをトレースし、メモリアクセス結果をス
テップごとにトレースすると共にトレースデータを解析
装置へ送信するトレースステップと、を実行するプログ
ラム及びデータが記憶されたことを特徴とする。

【００１９】この記憶媒体を用いて電子回路解析装置を
制御することにより、例えば電子回路の制御信号がＨ固
定であっても非同期でトレースメモリへのライトクロッ
クを生成し、そのレベルをトレースすることができる。
さらに、電子回路の状態に応じてメモリアクセスを実行
し、クロック生成手段で生成したライトクロックによっ
てメモリアクセスの結果（アドレス、データ）をステッ
プごとにトレースすることができる。従って、解析装置
はそのトレースデータを利用してデバッガプログラムが
起動する以前の電子回路のハードウェアの初期状態を解
析することができる。

【００２０】

【発明の実施の形態】以下、本発明の実施の一形態を図
面を用いて説明する。図１〜図４は、本発明の実施の一
形態に係る電子回路解析システムを示し、図１は全体構
成図、図２は電子回路解析装置の構成図である。図１、
図２において、ホストパソコン（解析装置、解析手段）
１００は、ターゲット基板（電子回路）１０３のハード
ウェアの初期デバッグを行うためのホスト環境として設
置されており、電子回路解析装置としてのＲＯＭ−Ｅ１
０１に接続されている。このホストパソコン１００に
は、図示しないＣＰＵ、ターゲット基板のデバッグ用の
解析ソフト（デバッグプログラム）、このデバッグプロ
グラムが起動する以前にターゲット基板１０３のハード
ウェアの初期デバッグを行うための解析ソフト、メッセ
ージデータ等を記憶したＲＯＭ、デバッグ時の解析デー
タ等を記憶するためのＲＡＭ、解析結果やメッセージを
表示するための表示装置（表示手段）、必要データを入
力するための入力装置等を備える。なお、前記初期デバ
ッグ用の解析ソフト及びメッセージデータを前記ＲＯＭ
とは別個の記憶媒体に記憶し、ターゲット基板１０３の
仕様に応じて使用する記憶媒体を変更するようにしても
よい。

【００２１】ターゲット基板１０３は、デバッガプログ
ラムが起動するまでのハードウェアの初期デバッグ対象
であり、かつそのデバッガプログラムによるソフト解析
対象であって、ＲＯＭ−Ｅ１０１と接続されている。こ
のターゲット基板１０３には、Ｒ０Ｍソケット１１０、
リセット端子１１１、ＣＰＵ１１３、ＲＡＭ１１２を備
え、Ｒ０Ｍソケット１１０はＲＯＭ−Ｅ１０１のＲ０Ｍ
ソケット接続部２０５と接続され、リセット端子１１１
はＲＯＭ−Ｅ１０１のリセットコネクタ２０８と接続さ
れている。

【００２２】ＲＯＭ−Ｅ１０１には、ホストインタフェ
ース２０１、リセットコネクタ２０８、トリガ検出回路
（クロック生成手段）２０６、Ｒ０Ｍソケット接続部２
０５、及びＲＡＭ２１０を備える。ホストインタフェー
ス２０１はホストパソコン１００とＲＯＭ−Ｅ１０１を
電気的に接続するものであって、かつターゲット基板１
０１へのリセット信号の送出とＲＡＭ２１０のデータ制
御を司る。Ｒ０Ｍソケット接続部２０５はターゲット基
板１０３とＲＯＭ−Ｅ１０１を接続するもので、ターゲ
ット基板１０３のＲＯＭソケット１１０と接続される。
リセットコネクタ２０８はターゲット基板１０３のリセ
ット端子１１１と接続され、ターゲット基板１０３のＣ
ＰＵリセット等の制御信号を送信する。

【００２３】前記ＲＡＭ２１０は、本実施形態における
初期デバッグの際、トレースメモリ（ＣＳ／ＯＥトレー
スメモリ２０２、アドレストレースメモリ２０３、デー
タトレースメモリ２０４）、及びモニタＲＡＭ２０７と
して用いられる。ＣＳ／ＯＥトレースメモリ２０２はタ
ーゲット基板１０３のＲＯＭ（ＲＯＭソケット１１０）
の制御信号のうち、チップセレクト信号（以下、ＣＳと
記す）及びアウトプットイネーブル信号（以下、ＯＥと
記す）の論理レベルの履歴を記憶する。アドレストレー
スメモリ２０３はターゲット基板１０３のＲＯＭのアド
レスの履歴を記憶する。データトレースメモリ２０４は
ターゲット基板１０３のＲＯＭのデータの履歴を記憶す
る。モニタＲＡＭ２０７はＲＯＭエミュレータとしての
モニタＲＡＭとして用いられると共に、ターゲット基板
１０３のＲＯＭ、ＲＡＭ１１２の領域をチェックするた
めのモニタプログラムを記憶する。このモニタプログラ
ムは、ターゲット基板１０３の情報をＲＯＭ−Ｅ１０１
内に吸い上げてさらにホストパソコン１００に送信する
機能を有する。また、ホストパソコン１００からターゲ
ット基板１０３に対して命令（例えば、リード、ダンプ
等の命令）が発行されると、それを理解し、ターゲット
基板１０３にアクセスした際の情報を吸い上げてホスト
パソコン１００に送信する機能を有する。

【００２４】前記トリガ検出回路２０６はトレースメモ
リ２０２〜２０４のライトクロックを制御する。図３に
示すように、ターゲット基板１０３のＣＰＵ１１３をリ
セット（ＲＳＴ）し、ＣＳ、ＯＥがアサートされた場合
は、それらのアンド論理をとってライトクロックを生成
するように構成されている。このライトクロックはＣＰ
Ｕ１１３のクロックと同期する。さらに、図４に示すよ
うに、ＣＰＵ１１３をリセット（ＲＳＴ）しても、ター
ゲット基板１０３のＲＯＭが動作せずＣＳとＯＥがアサ
ートされない場合は、ＲＯＭ−Ｅ１０１の内部クロック
を用いて非同期のライトクロックを生成するように構成
されている。

【００２５】なお、本実施形態では、ホストインタフェ
ース２０１、リセットコネクタ２０８、ＲＯＭソケット
接続部２０５、ＲＯＭソケット１１０、リセット端子１
１１等が接続手段を構成する。次に、図５、図６を参照
しながら、本実施形態の電子回路解析システムにおける
ハードウェアの初期デバッグ動作について説明する。

【００２６】ステップ５０００では、ＲＯＭ−Ｅ１０１
がホストパソコン１００からの命令を受信し、この命令
に基づきリセットコネクタ２０８からターゲット基板１
０３のリセット端子１１１を介してＣＰＵ１１３へリセ
ット信号（ＲＳＴ）を発行する。ステップ５００１で
は、ターゲット基板１０３のＣＰＵ１１３のリセット処
理（例外処理）のアドレスは一般的にＲＯＭ（ＲＯＭソ
ケット１１０）の領域であることを利用して、ＣＳ、Ｏ
Ｅのレベルを確認し、ＲＯＭがアクセスされているか判
断する。その結果、前述のようにＣＳとＯＥがアサート
された場合はステップ５００２へ進み、ＣＳとＯＥがア
サートされない場合はステップ５０１３へ進む。

【００２７】このステップ５０１３では、前述のように
トリガ検出回路２０６がＲＯＭ−Ｅ１０１の内部クロッ
クを用いて非同期のライトクロックを生成し、ＣＳ、Ｏ
ＥのレベルをＲＯＭソケット接続部２０５を介してＣＳ
／ＯＥトレースメモリ２０２にライトする。このとき、
ホストインタフェース２０１はトリガ検出回路２０６に
よるクロックタイミングでＣＳ、ＯＥのレベルをＣＳ／
ＯＥトレースメモリ２０２からリードしてホストパソコ
ン１００へ送信し、ホストパソコン１００はそのＣＳ、
ＯＥのレベル情報からターゲット基板１０３のＲＯＭの
異常を認識して、そのＣＳ、ＯＥのレベル及びエラーメ
ッセージを表示装置に出力する。

【００２８】ステップ５００２では、ステップ５００１
でＲＯＭが正常にアクセスされたと判断したので、次
に、ホストインタフェース２０１は前記ライトクロック
によりアドレストレースメモリ２０３にライトされた内
容をリードしてホストパソコン１００へ送信し、ホスト
パソコン１００はリセット時のＲＯＭのスタートアドレ
スがどういう状態でトレースされたか、すなわち正常な
アドレスになっているかを所望のアドレス値と比較する
ことによりチェックする。これは、スタートアドレスが
正常ならば、ＣＰＵ１１４によってプログラムが正常に
実行される可能性が高いことによる。その結果、スター
トアドレスが正常なアドレスである場合はステップ５０
０３に進み、スタートアドレスが正常なアドレスでない
場合はステップ５０１４に進む。

【００２９】このステップ５０１４では、ホストパソコ
ン１００はホストインタフェース２０１から送信された
フェイルアドレスの数値をエラーメッセージと共に表示
装置に出力する。ステップ５００３では、ステップ５０
０２でスタートアドレスが正常と判断したので、次にホ
ストインタフェース２０１は前記ライトクロックにより
データトレースメモリ２０４にライトされた内容をリー
ドしてホストパソコン１００へ送信し、ホストパソコン
１００はリセット時のＲＯＭのトレースデータ（リセッ
トデータ）がどういう状態でトレースされたか、すなわ
ちジャンプアドレスのデータが正常かを所望のデータ値
と比較することによりチェックする。その結果、トレー
スデータが正常である場合はステップ５００４に進み、
正常でない場合はステップ５０１５に進む。

【００３０】このステップ５０１５では、ホストパソコ
ン１００はホストインタフェース２０１から送信された
フェイルデータの数値をエラーメッセージと共に表示装
置に出力する。ステップ５００４では、ステップ５００
２及びステップ０３でスタートアドレス及びデータが正
常であると判断したので、次にホストパソコン１００は
ホストインタフェース２０１を介してモニタＲＡＭ２０
７に後述のモニタプログラムの容量分、ＣＰＵ１１３の
ＮＯＰパターンをロードする。

【００３１】ステップ５００５では、ＲＯＭ−Ｅ１０１
はホストパソコン１００からの命令を受信し、リセット
コネクタ２０８からターゲット基板１０３のリセット端
子１１１を介してＣＰＵ１１３へリセット信号（ＲＳ
Ｔ）を発行する。このリセット操作によってＣＰＵ１１
３はＮＯＰパターンを実行する。このとき、トリガ検出
回路２０６はターゲット基板１０３のＲＯＭの制御信号
（ＣＳ、ＯＥ）のアンド論理をとってライトクロックを
生成し、このライトクロックを用いて各トレースメモリ
２０２〜２０４へのトレースが実行される。

【００３２】ステップ５００６では、ホストインタフェ
ース２０１はホストパソコン１００から命令を受信し、
アドレストレースメモリ２０３をリードしてトレースデ
ータをホストパソコン１００へ送信する。ホストパソコ
ン１００のＣＰＵはそのトレースデータと正常なアドレ
スと比較することによってアドレスが正常にインクリメ
ントしているかを判断する。例えば、２ビットメモリに
おいてアドレスを示すハードウェアがショートしている
場合は、「００」から「０１」へ進むべきものが「０
０」から「１１」へ進むことによりハードウェアの初期
不良と判断することが可能である。その結果、アドレス
が正常にインクリメントしている場合はステップ５００
７に進み、正常にインクリメントしていない場合にはス
テップ５０１６に進む。なお、アドレスが正常にインク
リメントしている場合はこのときホストパソコン１００
の表示装置に例えば「ＲＯＭアドレスインクリメントＯ
Ｋ」と表示するようにしてもよい。

【００３３】このステップ５０１６では、ホストパソコ
ン１００はホストインタフェース２０１から送信された
フェイルアドレスの数値をエラーメッセージと共に表示
装置に出力する。ステップ５００７では、ステップ５０
０６までの結果からターゲット基板１０３のＣＰＵ１１
３でプログラムを実行可能と判断し、ホストパソコン１
００はホストインタフェース２０１を介しモニタＲＡＭ
２０７にモニタプログラムをロードする。

【００３４】ステップ５００８では、ＲＯＭ−Ｅ１０１
はホストパソコン１００からの命令を受信し、リセット
コネクタ２０８からターゲット基板１０３のリセット端
子１１１を介してＣＰＵ１１３へリセット信号（ＲＳ
Ｔ）を発行する。このリセット操作によってＣＰＵ１１
３はモニタＲＡＭ２０７のモニタプログラムをリードし
て実行し、その過程でアクセスされるターゲット基板１
０３のＲＯＭのアドレス及びデータは、ＲＯＭソケット
接続部２０５からを介してアドレストレースメモリ２０
３及びデータトレースメモリ２０４に記憶される。

【００３５】ステップ５００９では、ＲＯＭ−Ｅ１０１
はホストパソコン１００からの命令を受信し、ホストイ
ンタフェース２０１を介してアドレストレースメモリ２
０３及びデータトレースメモリ２０４のトレースデータ
をリードしてホストパソコン１００に送信する。ホスト
パソコン１００は、このトレースデータとホスト内部の
モニタプログラムメモリとを比較することによりどこの
アドレス及びデータが異常かを判断する。その結果、異
常がなければステップ５０１０へ進み、異常があればス
テップ５０１７へ進む。このステップ５０１７では、ホ
ストパソコン１００はホストインタフェース２０１から
送信された、不一致が検出されたときのフェイルアドレ
ス及びデータの数値を表示装置に出力する。

【００３６】ステップ５０１０では、ホストパソコン１
００からホストインタフェース２０１を介してモニタＲ
ＡＭ２０７に、ターゲット基板１０３のスタック又はワ
ーク領域としてのＲＡＭ１１２を解析するためのＲＡＭ
チェックプログラムをロードする。ステップ５０１１で
は、ＲＯＭ−Ｅ１０１はホストパソコン１００からの命
令を受信し、リセットコネクタ２０８からターゲット基
板１０３のリセット端子１１１を介してＣＰＵ１１３へ
リセット信号（ＲＳＴ）を発行する。このリセット操作
によってＣＰＵ１１３は前記ＲＡＭチェックプログラム
をモニタＲＡＭ２０７からリードして実行する。このチ
ェックプログラムの実行過程でアクセスされるＲＡＭ１
１２のアドレス及びデータは、ＲＯＭソケット接続部２
０５を介してアドレストレースメモリ２０３及びデータ
トレースメモリ２０４に記憶される。

【００３７】なお、ステップ５０１１では、ターゲット
基板１０３のＲＯＭとＲＡＭ１１２が同じデータバスを
用いる場合は、データトレースメモリ２０４のライトク
ロックをＣＳのインバート値とＯＥとのアンド論理をと
ることによってＲＡＭ１１２のリードデータがデータト
レースメモリ２０４にライトされる。また、ＲＯＭとＲ
ＡＭ１１２とが異なるデータバスを用いる場合には、例
えば、モニタＲＡＭ２０７に期待値領域を設けてその領
域をアクセスしたときにデータトレースメモリ２０４の
ライトクロックを発生する方式等、各種ＲＯＭプログラ
ム（リードプログラム）だけでターゲット基板１０３の
ＲＡＭ１１２のデータをホストパソコン１００に取り込
む方式が用いられる。

【００３８】ステップ５０１２では、ＲＯＭ−Ｅ１０１
はホストパソコン１００からの命令を受信し、ホストイ
ンタフェース２０１を介してアドレストレースメモリ２
０３及びデータトレースメモリ２０４のトレースデータ
をリードしてホストパソコン１００に送信する。ホスト
パソコン１００は、このトレースデータとホストパソコ
ン１００のＲＡＭ１１２のライト期待値とを比較するこ
とにより、どこのアドレス及びデータが異常かを判断す
る。その結果、異常がなければハードウェアの初期デバ
ッグを終了し、異常があればステップ５０１８へ進む。
このステップ５０１８では、フェイルアドレス及びデー
タの数値を表示装置に出力する。

【００３９】ここで、図７、図８を参照しながら、本実
施形態の電子回路解析システムに含まれるＲＯＭ−Ｅ１
０１の動作を説明する。ステップ７０００〜７００５で
は、ＲＯＭ−Ｅ１０１はホストパソコン１００からリセ
ット命令が発行されると、リセットコネクタ２０８から
ターゲット基板１０３のリセット端子１１１へリセット
信号を送信し、トリガ検出回路２０６によりターゲット
基板１０３のＣＰＵ１１３からの制御信号（ＣＳ、Ｏ
Ｅ）の検知有無に拘らず、前述のように同期あるいは非
同期のライトクロックを生成し、ＣＳ／ＯＥトレースメ
モリ２０２にライトしたＣＳ、ＯＥのトレースデータを
ホストパソコン１００へ送信する。

【００４０】ステップ７００６〜７００８では、ＲＯＭ
−Ｅ１０１はホストパソコン１００から次ステップのア
クセス命令が発行されると、ＣＰＵ１１３へその命令を
送信し、ＣＰＵ１１３がＲＯＭ（ＲＯＭソケット１１
０）からリードしたスタートアドレスをアドレストレー
スメモリ２０３にライトし、そのトレースデータをホス
トパソコン１００へ送信する。

【００４１】ステップ７００９〜７０１１では、ＲＯＭ
−Ｅ１０１はホストパソコン１００から次ステップのア
クセス命令が発行されると、ＣＰＵ１１３へその命令を
送信し、ＣＰＵ１１３がＲＯＭからリードしたデータを
データトレースメモリ２０４にライトし、そのトレース
データをホストパソコン１００へ送信する。ステップ７
０１２、７０１３では、ＲＯＭ−Ｅ１０１はホストパソ
コン１００から所定の容量のＮＯＰパターンのロード命
令が発行されると、そのＮＯＰパターンをモニタＲＡＭ
２０７にロードする。

【００４２】ステップ７０１４〜７０１８では、ＲＯＭ
−Ｅ１０１はホストパソコン１００からリセット命令が
発行されると、リセットコネクタ２０８からターゲット
基板１０３のリセット端子１１１へリセット信号を送信
し、さらに次ステップのアクセス命令が発行されると、
ＣＰＵ１１３へその命令を送信し、ＣＰＵ１１３がＲＯ
Ｍからリードしたアドレスをアドレストレースメモリ２
０３にライトし、そのトレースデータをホストパソコン
１００へ送信する。

【００４３】ステップ７０１９、７０２０では、ＲＯＭ
−Ｅ１０１はホストパソコン１００からモニタプログラ
ムのロード命令が発行されると、そのモニタプログラム
をモニタＲＡＭ２０７にロードする。ステップ７０２１
〜７０２５では、ＲＯＭ−Ｅ１０１はホストパソコン１
００からリセット命令が発行されると、リセットコネク
タ２０８からターゲット基板１０３のリセット端子１１
１へリセット信号を送信し、さらに次ステップのアクセ
ス命令が発行されると、ＣＰＵ１１３へその命令を送信
し、ＣＰＵ１１３がＲＯＭからリードしたアドレス及び
データをアドレストレースメモリ２０３及びデータトレ
ースメモリ２０４にライトし、そのトレースデータをホ
ストパソコン１００へ送信する。

【００４４】ステップ７０２６、７０２７では、ＲＯＭ
−Ｅ１０１はホストパソコン１００からターゲット基板
１０３のＲＡＭ１１４をチェックするためのＲＡＭチェ
ックプログラムのロード命令が発行されると、そのＲＡ
ＭチェックプログラムをモニタＲＡＭ２０７にロードす
る。ステップ７０２８〜７０３２では、ＲＯＭ−Ｅ１０
１はホストパソコン１００からリセット命令が発行され
ると、リセットコネクタ２０８からターゲット基板１０
３のリセット端子１１１へリセット信号を送信し、さら
に次ステップのアクセス命令が発行されると、ＣＰＵ１
１３へその命令を送信し、ＣＰＵ１１３がＲＯＭからリ
ードしたアドレス、データをアドレストレースメモリ２
０３及びデータトレースメモリ２０４にライトし、その
トレースデータをホストパソコン１００へ送信する。

【００４５】こうしてターゲット基板１０３のハードウ
ェアの初期デバッグが終了すると、ホストパソコン１０
０のＲＯＭに記憶されたデバッグプログラムによるター
ゲット基板１０３のソフト解析が起動可能となる。な
お、本実施形態ではハードウェアの初期デバッグが可能
なＲＯＭ−Ｅ１０１について述べたが、勿論、図９に示
すようにＩＣＥ３０１に本発明を適用することもでき
る。

【００４６】このＩＣＥ３０１は、ホストインタフェー
ス（接続手段）４０１、ＣＰＵソケット接続部（接続手
段）４０５、トリガ検出回路（クロック生成手段）４０
６、ＲＡＭ４１０を備える。ホストインタフェース４０
１はホストパソコンとＩＣＥ３０１を電気的に接続する
ものである。ＣＰＵソケット接続部４０５はターゲット
基板のＣＰＵソケットと接続されており、ターゲット基
板へのリセット信号の送出とＲＡＭ４１０のデータ制御
を司る。

【００４７】前記ＲＡＭ４１０は、前述のハードウェア
の初期デバッグの際、トレースメモリ（ＣＳ／ＯＥトレ
ースメモリ４０２、アドレストレースメモリ４０３、デ
ータトレースメモリ４０４）、及びモニタＲＡＭ４０７
として用いられる。ＣＳ／ＯＥトレースメモリ４０２は
ターゲット基板のＲＯＭの制御信号（ＣＳ、ＯＥ）の論
理レベルの履歴を記憶する。アドレストレースメモリ４
０３はターゲット基板のＲＯＭ／ＲＡＭアドレスの履歴
を記憶する。データトレースメモリ４０４はターゲット
基板のＲＯＭのデータの履歴を記憶する。モニタＲＡＭ
４０７はインサーキット・エミュレータとしてのモニタ
ＲＡＭとして用いられると共に、ターゲット基板のＲＯ
Ｍ／ＲＡＭの領域をチェックするためのモニタプログラ
ムを記憶する。このモニタプログラムは、ターゲット基
板の情報をＩＣＥ３０１内に吸い上げてさらにホストパ
ソコンに送信する機能を有する。また、ホストパソコン
からターゲット基板に対して命令（例えば、リード、ダ
ンプ等の命令）が発行されるとそれを理解し、ターゲッ
ト基板にアクセスした際の情報を吸い上げてホストパソ
コンに送信する機能を有する。

【００４８】前記トリガ検出回路４０６はトレースメモ
リ４０２〜４０４のライトクロックを制御し、前述の図
３と同様にターゲット基板のＣＰＵをリセットしてＣ
Ｓ、ＯＥがアサートされた場合は、それらのアンド論理
をとって、ターゲット基板のＣＰＵのクロックと同期す
るライトクロックを生成するようになっている。また、
前述の図４と同様にターゲット基板のＣＰＵをリセット
してもＣＳとＯＥがアサートされない場合は、ＩＣＥ３
０１の内部クロックを用いて非同期のライトクロックを
生成するようになっている。

【００４９】このＩＣＥ３０１を含む電子回路解析シス
テムの初期デバッグ動作は前述の図５〜図８と概ね同様
であって、ＩＣＥ３０１は、ホストパソコンからのリセ
ット命令をターゲット基板のＣＰＵソケットに送信し、
ターゲット基板のＣＰＵ（ＣＰＵソケット）の制御信号
（ＣＳ、ＯＥ）の状態に応じてターゲット基板のＲＯＭ
／ＲＡＭへのアクセス結果をトレースする際のライトク
ロックを生成し、メモリアクセスのステップごとにアク
セス結果をトレースすると共にそのトレースデータをホ
ストパソコンへ送信するようになっている。このホスト
パソコンは、そのトレースデータを基にターゲット基板
のハードウェアの初期状態を解析し、その解析結果によ
ってＣＳ、ＯＥのレベル、フェイルアドレス、フェイル
データをメッセージと共に表示するか、又は次ステップ
のリード命令等をＩＣＥ３０１へ送信し、次アドレスの
データをトレースするようになっている。なお、ホスト
パソコンのＮＯＰパターンやモニタプログラムによって
ターゲット基板のＣＰＵとＲＯＭの一部が正常に動作す
ることが確認されると、さらにＲＡＭチェックプログラ
ムによってターゲット基板のＲＡＭが正常に動作するか
をチェックするようになっている。

【００５０】本実施形態によれば、解析用ツールとして
のＩＣＥ３０１及びＲＯＭ−Ｅ１０１のＲＡＭ（いわゆ
るエミュレーションＲＡＭ）２１０，４１０をトレース
メモリ及びモニタＲＡＭとして兼用し、新たにトリガ検
出回路２０６，４０６を設けるだけで、ターゲット基板
のＣＰＵの制御信号（ＣＳ、ＯＥ）の状態に拘らずＣ
Ｓ、ＯＥのレベルをトレースし、あるいはメモリアクセ
ス結果をステップごとにトレースし、そのトレースデー
タによってデバッガプログラム起動以前のターゲット基
板のハードウェアの初期状態（ＣＰＵ、ＲＯＭ、ＲＡＭ
の一部の動作状態）を解析・表示することができる。す
なわち、ターゲット基板のＣＰＵが動作可能であること
を検出してからデバッガ起動条件を満たすまで、ＲＯＭ
のスタートアドレスを始めとしてＲＯＭ及びＲＡＭを順
次アクセスし、アクセス結果をステップごとにトレース
して解析し、不良部分を検出して表示することができ
る。なお、ＩＣＥ３０１及びＲＯＭ−Ｅ１０１の機能を
実行するためのプログラム（前記初期デバッグ用の解析
ソフト）及び必要データをターゲット基板の仕様ごとに
記憶媒体に記憶することによって、ターゲット基板の仕
様に柔軟に対応しつつハードウェアの初期デバッグを行
うことができる。

【００５１】本実施形態では、ホストパソコン１００と
ＲＯＭ−Ｅ１０１（あるいはＩＣＥ３０１）を接続する
構成としたが、ＲＯＭ−Ｅ１０１の機能（トリガ検出回
路２０６等の機能）をホスト側に内蔵し、ホストインタ
フェース２０１を省略するようにしてもよい。これは請
求項４記載の電子回路解析装置に対応する。さらに、そ
のＲＯＭ−Ｅ１０１の機能をターゲット基板１０３に持
たせてもよい。この場合は、ＲＯＭソケット接続部２０
５を省略できる。

【００５２】

【発明の効果】以上説明したように、本発明によれば、
解析対象としての電子回路（ターゲット基板）及び解析
装置あるいは解析手段（ホストパソコン）と電気的に接
続された電子回路解析装置において、電子回路の制御信
号（ＣＳ、ＯＥ）の状態に応じ、トレースメモリにトレ
ースする際のクロック信号（ライトクロック）を生成
し、そのクロック信号によって前記制御信号のレベルと
電子回路に対するメモリアクセス結果をトレースし、ト
レースデータをステップごとに解析装置あるいは解析手
段へ送信するようにしたので、そのトレースデータを利
用してデバッガプログラムが起動する以前の電子回路の
ハードウェアの初期状態を解析することが可能である。
なお、その解析結果を表示手段（表示装置）に表示する
こともできる。

【図面の簡単な説明】

【図１】本発明の実施の一形態に係る電子回路解析シス
テムの全体構成図である。

【図２】図１のＲＯＭ−Ｅ（電子回路解析装置）の構成
図である。

【図３】図２のトリガ検出回路のライトクロック生成方
法（同期）を示すタイミングチャートである。

【図４】図２のトリガ検出回路のライトクロック生成方
法（非同期）を示すタイミングチャートである。

【図５】本発明の実施の一形態に係る電子回路解析シス
テムの動作を示すフローチャートの一部である。

【図６】本発明の実施の一形態に係る電子回路解析シス
テムの動作を示すフローチャートの一部である。

【図７】本発明の実施の一形態に係るＲＯＭ−Ｅの動作
を示すフローチャートの一部である。

【図８】本発明の実施の一形態に係るＲＯＭ−Ｅの動作
を示すフローチャートの一部である。

【図９】本発明の実施の一形態に係るＩＣＥ（電子回路
解析装置）の構成図である。

【図１０】従来のＩＣＥを用いた電子回路解析システム
の全体構成図である。

【図１１】従来のＲＯＭ−Ｅを用いた電子回路解析シス
テムの全体構成図である。

【符号の説明】

１００ ホストパソコン １０１ ＲＯＭ−Ｅ １０３ ターゲット基板 １１０ ＲＯＭソケット １１１ リセット端子 １１２ ＲＡＭ １１３ ＣＰＵ ２０１，４０１ ホストインタフェース ２０２，４０２ ＣＳ／ＯＥトレースメモリ ２０３，４０３ アドレストレースメモリ ２０４，４０４ データトレースメモリ ２０５ ＲＯＭソケット接続部 ２０６，４０６ トリガ検出回路 ２０７，４０７ モニタＲＡＭ ２０８ リセットコネクタ ４０５ ＣＰＵソケット接続部 ５０５，５０６，６０５，６０６ プローブ

Claims (5)

【特許請求の範囲】
1. 【請求項１】解析対象としての電子回路及び該電子回路
   のハードウェアの初期状態を解析する解析装置と電気的
   に接続された電子回路解析装置であって、 前記電子回路の制御信号の状態に応じ、該電子回路に対
   するアクセス結果をトレースする際のクロック信号を生
   成するクロック生成手段と、 前記アクセス結果をステップごとにトレースするための
   トレースメモリと、を備え、 該トレースメモリに記憶されたトレースデータをステッ
   プごとに解析装置に送信することを特徴とする電子回路
   解析装置。
2. 【請求項２】ＣＰＵ及びメモリを有する解析対象として
   の電子回路と、 該電子回路のハードウェアの初期状態を解析する解析手
   段、及び解析結果を表示する表示手段を有する解析装置
   と、 電子回路の制御信号の状態に応じ、該電子回路に対する
   メモリアクセスの結果をトレースする際のクロック信号
   を生成するクロック生成手段、及び前記制御信号のレベ
   ルとメモリアクセス結果をトレースするためのトレース
   メモリを有する電子回路解析装置と、 該電子回路解析装置と電子回路を電気的に接続すると共
   に、電子回路解析装置と解析装置を電気的に接続する接
   続手段と、を備え、 電子回路解析装置は、解析装置からの命令を電子回路の
   ＣＰＵに送信し、該ＣＰＵの制御信号の状態に応じて電
   子回路に対するメモリアクセスの結果をトレースする際
   のクロック信号を生成し、前記制御信号のレベルをトレ
   ースし、メモリアクセス結果をステップごとにトレース
   すると共にトレースデータを解析装置へ送信し、該解析
   装置は、トレースデータを基に電子回路の状態を解析
   し、解析結果を表示するか又は次ステップの命令を電子
   回路解析装置へ送信するようにしたことを特徴とする電
   子回路解析システム。
3. 【請求項３】ＣＰＵ及びメモリを有する解析対象として
   の電子回路と、該電子回路のハードウェアの初期状態を
   解析する解析手段及び解析結果を表示する表示手段を有
   する解析装置と、電子回路の制御信号の状態に応じ、該
   電子回路に対するメモリアクセスの結果をトレースする
   際のクロック信号を生成するクロック生成手段、及び前
   記制御信号のレベルとメモリアクセス結果をトレースす
   るためのトレースメモリを有する電子回路解析装置と、
   該電子回路解析装置と電子回路を電気的に接続すると共
   に、電子回路解析装置と解析装置を電気的に接続する接
   続手段と、を備えたシステムの電子回路解析方法であっ
   て、 解析装置から電子回路解析装置へ電子回路に対する命令
   を送信する第１の命令送信ステップと、 電子回路解析装置から電子回路のＣＰＵへ前記命令を送
   信する第２の命令送信ステップと、 電子回路解析装置が前記ＣＰＵの制御信号の状態に応じ
   て電子回路に対するメモリへアクセスの結果をトレース
   する際のクロック信号を生成するクロック生成ステップ
   と、 電子回路解析装置が前記クロック信号を用いて前記制御
   信号のレベルをトレースし、メモリアクセス結果をステ
   ップごとにトレースすると共にトレースデータを解析装
   置へ送信するトレースステップと、 解析装置がトレースデータを基に電子回路の状態を解析
   し、解析結果を表示する解析表示ステップと、 解析装置がトレースデータを基に電子回路の状態を解析
   し、該電子回路に対する次ステップの命令を電子回路解
   析装置へ送信する第３の命令送信ステップと、を有する
   ことを特徴とする電子回路解析方法。
4. 【請求項４】電子回路のハードウェアの初期状態を解析
   する解析手段、解析結果を表示する表示手段、電子回路
   の制御信号の状態に応じ、該電子回路に対するメモリア
   クセスの結果をトレースする際のクロック信号を生成す
   るクロック生成手段、及び前記制御信号のレベルとメモ
   リアクセス結果をトレースするためのトレースメモリを
   有する電子回路解析装置と、ＣＰＵ及びメモリを有する
   解析対象としての電子回路と、該電子回路と電子回路解
   析装置を電気的に接続する接続手段と、を備えたシステ
   ムの電子回路解析方法であって、 電子回路解析装置から電子回路のＣＰＵへ命令を送信す
   る第１の命令送信ステップと、 クロック生成手段が前記ＣＰＵの制御信号の状態に応じ
   て電子回路に対するメモリアクセスの結果をトレースす
   る際のクロック信号を生成するクロック生成ステップ
   と、 該クロック信号を用いてメモリアクセスのステップごと
   にアクセス結果をトレースするトレースステップと、 トレースデータを基に電子回路の状態を解析し、解析結
   果を表示する解析表示ステップと、 トレースデータを基に電子回路の状態を解析し、次ステ
   ップの命令を電子回路のＣＰＵへ送信する第２の命令送
   信ステップと、を有することを特徴とする電子回路解析
   方法。
5. 【請求項５】ＣＰＵ及びメモリを有する解析対象として
   の電子回路と、該電子回路のハードウェアの初期状態を
   解析する解析装置と、電子回路の制御信号の状態に応
   じ、該電子回路に対するメモリアクセスの結果をトレー
   スする際のクロック信号を生成するクロック生成手段、
   及び前記制御信号のレベルとメモリアクセス結果をトレ
   ースするためのトレースメモリを有する電子回路解析装
   置と、該電子回路解析装置と電子回路を電気的に接続す
   ると共に、電子回路解析装置と解析装置を電気的に接続
   する接続手段と、を備えたシステムで、 解析装置が発行した電子回路に対する命令を該電子回路
   のＣＰＵへ送信する命令送信ステップと、 前記ＣＰＵの制御信号の状態に応じて電子回路に対する
   メモリアクセスの結果をトレースする際のクロック信号
   を生成するクロック生成ステップと、 前記クロック信号を用いて前記制御信号のレベルをトレ
   ースし、メモリアクセス結果をステップごとにトレース
   すると共にトレースデータを解析装置へ送信するトレー
   スステップと、を実行するプログラム及びデータが記憶
   されたことを特徴とする記憶媒体。