JP2557941Y2 - Ｃｐｕボードデバッグ装置 - Google Patents

Description

【考案の詳細な説明】 ［産業上の利用分野］ 本考案はCPUボードのROMやRAM等に記憶されたプログ
ラムをデバッグするCPUボードデバッグ装置に係わり、
特に、ROMやRAMに対するハード的エラーをも簡単に検出
できるCPUボードデバッグ装置に関する。

［従来の技術］ CPUボードデバッグ装置は、例えばインサーキットエ
ミュレータとも呼ばれ、主に開発されたプログラムが正
常に動作するかを実装状態でチェックするものである。
そして、このCPUボードデバッグ装置は、RAM,RAM,CPU
（中央処理装置）等が搭載されたターゲット（試験対
象）となるCPUボードにおけるCPUと同機種のCPU（エミ
ュレーションCPU）とエミュレーションメモリ等の若干
のメモリを内蔵しており、ターゲットのCPUボードからC
PUを抜取り、このCPUの代りCPUボードデバッグ装置の測
定用プローブ端子を装着して、前記エミュレーションCP
Uに抜取ったCPUの動作を代行させて各種動作状態を別の
制御部で監視して、プログラムに誤りがないかをチェッ
クする。

［考案が解決しようとする課題］ しかしながら、上記のようなデバッグ機能を有するCP
Uボードデバッグ装置においてもまだ解消すべき次のよ
うな問題があった。

すなわち、上記CPUボードデバッグ装置は、あくまで
もCPUボードに搭載されたROMやRAMに記憶されたプログ
ラムが正常に動作するか否かを試験する装置であって、
プログラムミス等は非常に分かり易い状態で表示され
る。

しかしながら、試験対象となるCPUボードには、上述
したソフトウエアに起因する不良の他に信号線の切断，
短絡,ROMやRAM自身の故障等のハード的故障に起因する
不良もある。多数のCPUボードを試験する場合に、ソフ
トフェアに起因する不良はそのソフトウェアを作り直せ
ば、全てに共通する不都合は解消される。しかし、ハー
ド故障に起因する不良は、製品の品質にバラツキ等の影
響を受け、たとえ同一仕様のCPUボードであっても、そ
の故障内容は一定しない。

なお、重大なハード故障が発生すると、試験対象とな
るプログラムも当然正常に動作しなく、プログラム処理
の実行過程でプログラムの処理が進まなくなるので、エ
ラーと判断されて表示される。しかし、このエラー表示
はあくまでもプログラムエラー表示として表現されるの
で、プログラムに不馴れな者にとっては、表示されたエ
ラーがプログラムミスのエラーかハード故障のエラーで
あるかを簡単に判断できない。特に、プログラムが機械
語で表記され、エラー結果も機械語で表記される場合は
なおさらである。

また、例えばRAMやRAMの一つのアドレスから常時
［１］または［０］等の特定データ値しか読出せないよ
うなハード故障等は、プログラムがその値を正常値とし
て処理すれば、プログラムエラーとして検出されない。

本考案はこのような事情に鑑みてなされたものであ
り、記憶素子に関するハード的エラーをチェックするプ
ログラムを組込むことにより、プログラムが正常に動作
するか否かを調べるデバッグ機能の他に、ハード的故障
も簡単に検出でき、不良原因を短時間で解明でき、特に
多数のCPUボードを連続的に試験する場合の試験作業能
率を向上できるCPUボードデバッグ装置を提供すること
を目的とする。

［課題を解決するための手段］ 上記課題を解消するために本考案は、少なくともROM,
RAM等の記憶素子およびCPUが搭載された試験対象として
のCPUボードにおけるCPUが取外されたCPUソケットに装
着するための測定プローブ端子と、エミュレーションCP
Uを装着するためのソケットと、エミュレーションCPUを
動作させるためのエミュレーションプログラムを記憶す
るエミュレーションメモリと、エミュレーションCPUを
エミュレーションプログラムに従って動作させてCPUボ
ードに搭載された記憶素子に記憶されたプログラムのデ
バッグ処理を行う主制御部と、デバッグ結果を表示する
ための表示装置とを備えたCPUボードデバッグ装置にお
いて、 エミュレーションメモリ内にCPUボードに搭載された
記憶素子に関するハードエラーを検出するハードエラー
チェックプログラムを書込んでいる。

また、主制御部に対して、前述したデバッグ処理機能
の他に、正常なCPUボードが測定プローブ端子に装着さ
れた状態でこの正常なCPUボードのROMから読出された各
情報と、試験対象のCPUボードが測定プローブ端子に装
着された状態でこの試験対象のCPUボードのROMから読出
された各情報とを比較することによって試験対象のCPU
ボードのROMに対するハードエラーチェックを行う手段
と、試験対象のCPUボードが測定プローブ端子に装着さ
れた状態でこの試験対象のCPUボードのRAMに試験情報を
書込み、この書込んだ試験情報を読出して、書込んだ試
験情報と読出した試験情報とを比較することによって、
試験対象のCPUボードのRAMに対するハードエラーチェッ
クを行う手段と、ROM及びRAMに対するハードエラーチェ
ック結果を表示装置に表示する手段とを付加している。

［作用］ このように構成されたCPUボードデバッグ装置であれ
ば、エミュレーションメモリ内にはプログラムの動作状
態をチェックするためのエミュレーションプログラムと
ROM,RAM等の記憶素子に対する書込読出時のハード的エ
ラーを検出するためのエラーチェックプログラムが記憶
されている。そして、制御部は、通常のデバッグ処理機
能の他にハードエラーチェック処理機能を有している。

したがって、ハード的エラーが生じた場合には、通常
のデバッグ処理にて検出されたソフトウエア上のエラー
とは別に、ハードエラーとして表示されるので、たとえ
プログラムに不馴れな者であってもハード的故障を簡単
に把握できる。

［実施例］ 以下本考案の一実施例を図面を用いて説明する。

第１図は実施例のCPUボードデバッグ装置を示す外観
図である。筐体１の前面に例えばデバッグ結果やハード
エラー結果を表示するCRT表示装置2,エミュレーションC
PUを装着するためのソケット3,2台のフロッピーディス
クドライブ装置（FDD）のフロッピーディスク挿入口4a,
4bが設けられている。また、筐体１の前方には各種操指
令を入力するためのキーボード５が配置されている。ま
た、試験対象となるCPUボードのCPUソケットに装着する
ための測定プローブ端子６が接続ケーブル6aにて接続さ
れている。さらに、必要に応じて、このCPUボードデバ
ッグ装置を遠隔操作するためのパーソナルコンピュータ
等からなる外部制御装置７が伝送線８にて接続されてい
る。

第２図はCPUボードデバッグ装置の概略構成を示すブ
ロック図である。図中９は試験対象となるCPUボードで
あり、このCPUボード９内には、ROM10,RAM11がそれぞれ
ソケットを介して例えば印刷配線されたアドレスバス，
データバス，コントロールバスからなるバスライン12に
接続されている。そして、このバスライン12に取付けら
れたCPUソケット13に前記測定プローブ端子６が装着さ
れている。なお、このCPUボード９を試験しない状態に
おいては、前記CPUソケット13にこのCPUボード９に本体
使用されるCPUが装着される。

CPUボードデバッグ装置において、測定プローブ端子
６に接続されたバスライン14にエミュレーションCPU15
が装着されるソケット3,メインCPU16,ROM17,前記伝送路
８を介して外部制御装置７との間で情報交換を行うため
の例えばRS232C規格を有する伝送インタフェース18,デ
バッグ処理時やエラーチェック処理時に生じる各種可変
データを記憶するフロッピーディスクドライブ装置（FD
D）19およびエミュレーションメモリとしてのフロッピ
ーディスクドライブ装置（FDD）21を制御するFDD制御部
20,22,前記CRT表示装置２に対して表示データを送出す
るCRT制御部23,前記キーボード５からキー信号が入力さ
れるキーボード制御部24等が接続されている。

前記エミュレータCPU15は、試験対象（ターゲット）
となるCPUボード９のCPUソケット13に本来装着されてい
るCPUと同一仕様を有するCPUである。なお、CPUソケッ
ト13から抜取ったCPUをそのままエミュレータCPU15とし
てもよい。

エミュレーションメモリとしてのFDD21に装着される
フロッピーディスク（FD）には、エミュレータCPU15を
動作させるためのエミュレーションプログラム、および
CPUボード９に搭載されたROM10およびRAM11等の記憶素
子に対する書込読出時のハード的エラーを検出するため
のエラーチェックプログラムが記憶されている。

また、前記キーボード５は、操作者が、測定プローブ
端子６にて接続されたCPUボード９に対して、デバッグ
処理指令やハードエラーチェック処理指令等を含む各種
操作指令を入力するためのものである。

前記メインCPU16は、キーボード５からデバッグ開始
指令が入力されると、エミュレーションCPU15をFDD21内
に記憶されているエミュレーションプログラムに従って
動作させて、CPUボード９に搭載されているROM10または
RAM11に記憶されているプログラムが正常に動作するか
否かを調べるデバッグ処理を実行する。そして、そのデ
バッグ処理過程でプログラムミスが検出されると、例え
ばプログラムステップとエラー内容をCRT表示装置２に
表示する。

また、前記メインCPU16は、キーボード５からハード
エラーチェック処理開始指令が入力されると、エミュレ
ーションCPU15をFDD21内に記憶されているハードエラー
チェックプログラムに従って動作させて、CPUボード９
に搭載されているROM10またはRAM11に対するハードエラ
ーチェック処理を開始する。そして、このハードエラー
チェック処理過程でハードエラーを検出すると、CRT表
示装置２にエラー内容を表示する。

なお、外部装置７から遠隔操作でもって、このプログ
ラムデバッグ処理およびハードエラー処理を実行させる
ことも可能である。

次に、メインCPU16が行う実際のハードエラーチェッ
ク処理の例を第３図および第４図を用いて説明する。

第３図はプログラムが記憶されたROM10が正しくバス
ラインに接続されているか否か、またROM10自身にハー
ド的故障が存在するか否かを調べるFDD21に記憶された
ハードエラーチェックプログラムの処理手順および操作
者が行う操作手順を示した流れ図である。

まず、操作者は、既にチェック済みの故障がない正常
なCPUボード９を測定プローブ端子６に装着する。そし
て、キーボード５にて、正常なROM10の各アドレス（０
〜7FFF）に記憶されているデータに対する下記に示すセ
ーブ指令を入力する。

SV FD1:ROM.0 7FFF Ｐ（プログラムステップ）１にて、このセーブ指令が
入力されると、CPUボード９のROM10に記憶されているデ
ータを読出して、他方のFDD19に書込む。

書込処理が終了すると、CRT表示装置２に書込終了メ
ッセージが表示されるので、操作者は書込終了メッセー
ジを確認すると、前記正常なCPUボード９を測定プロー
ブ９を装着する。その後、キーボード５を用いて下記に
示す試験指令を入力する。

VER FD1:ROM.DAT P2にて試験指令が入力されると、装着された試験対象
となるCPUボード９のROM10の０〜7FFFの各アドレスに記
憶されている各データをアドレス順に読出して、FDD19
に記憶されている各データを順番に比較していく。そし
て、P3にて、０〜7FFFの各アドレスに記憶されている全
てのデータが一致すると、このCPUボード９のROM10は正
常であると判断して、CRT表示装置２に下記のメッセー
ジを表示して、このROMチェック処理を終了して、次の
処理へ進む。

VERIFY OK P3にて不一致のデータが存在すると、不一致データを
表示する。そして、操作者は最初にROM交換を行う。操
作者が試験用CPUボード９のROM10の交換を行って、再度
試験指令を入力すると、P2へ戻り、交換されたROM10の
データが正常か否かのチェックを行う。そして、P3にて
全て一致した場合には、ROM10自体の故障であると判断
できる。

そして、P3にて再度不一致の場合は、ROM10以外のコ
ネクタやデータバスやアドレスバス等の他の部分で断線
や短絡等の故障が存在すると判断できる。そして、不一
致のデータを第５図に示すように、CRT表示装置２に表
示する。第５図においては、例えばはFDD19に記憶され
ているアドレス４のデータは［000］であるのに対してR
OM10の同一アドレスから読出したデータは［001］であ
ることを示す。

操作者は、CRT表示装置２に表示された第５図のエラ
ー結果を観測して、エラーの発生原因を推測する。例え
ば、第５図においては、４個のエラー全てが、８ビット
からなるデータバスにおける０ビットが常に１になって
いることが理解できる。

このような故障に対しては、データバス上の０ビット
の信号がどの様になっているかを観察する必要がある。
そこで、操作者はデータバス上の０ビットの下記に示す
観察指令をコーボード５を介して入力する。

R0.W P5にて観察指令が入力されると、０番地のデータの読
み込みを繰り返す。操作者はオシロスコープで０番地に
該当するROM10のデータバスの０ビットの信号を観測し
て、［０］になっているかを確認する。［０］になって
いれば、CPUとROM10との間のデータバスの０ビット線が
断線していると判断できる。一方、［１］になっていれ
ば、データバスの０ビット線は電源がその他の信号線と
競合（短絡）していると判断できる。

このように、CPUボード９のROM10の読出時におけるハ
ード的故障が存在すると、直ちにそのハードエラーが操
作者がとって非常に理解しやすい簡単なフォーマットで
表示される。したがって、それに続く故障箇所の究明も
比較的簡単に実行できる。

次に、RAM11に対す書込読出地時におけるハード的故
障の検出処理を第４図の流れ図を用いて説明する。すな
わち、CPUが正常に動作しない原因としてRAM11の異常に
よるものがある。例えば、RAM11に異常があるとサブル
ーチンを呼び出してその後メインルーチンへ戻るとき退
避されたレジスタ内容が正常に復帰できないためにプロ
グラムが動作しなくなる場合等ががある。

すなわち、RAM11のアドレス空間が10000〜1FFFFの場
合は、サイズ指定した下記に示す試験開始指令をキーボ
ード５を用いて入力する。

RCHK.W 1000 1FFFF Q1にて試験開始指令が入力され、正常であれば、 PASS＝00000001 ERROR＝00000000 と表示する。そして、PASSの内容を１ずつ増加する。す
なわち、各アドレスに対してデータを書込んだ後、同一
アドレスから先に書込んだデータを読出して一致するか
否かを調べる。そして、不一致が生じれば、第６図に示
すようにCRT表示装置２に表示する。Q2にて不一致のエ
ラーが生じれば、操作者は第６図に示されたエラー内容
を観測して、エラーの発生原因を推測する。例えば、第
６図においては、４個のエラー全てが、８ビットからな
るデータバスにおける０ビットが常に１になっているこ
とが理解できる。

よって、キーボード５でもって［10000］の番地を指
定し、この番地に［０］のデータを書込む。そして、そ
の書き込んだ［10000］番地のデータを読出す。そし
て、その読出したデータが［０］に変化すれば、データ
バスは正常であると判断する。

［１］のままであれば、データバスの０ビットに異常
が生じたと判断して、第５図の場合と同様に下記の観察
指令を入力して、オシロスコーブで観察する。

W 10000.W0 その他、アドレスバスの異常はRAM空間を０クリアし
てRAMの最初の番地に［FFFF］を書込みその他のアドレ
スに［FFFF］が書込まれているか確認することにより、
アドレスバスの異常を検出できる。

このようにして、RAM11のハード的エラーを適格に把
握できる。

このように構成されたCPUボードデバッグ装置であれ
ば、CPUボード９のROM10またはRAM11に書込まれたプロ
グラムが正常に動作するかをデバッグ処理によって調べ
て、プログラムミス等のソフト的なエラーを検出できる
と共に、ROM10やRAM11のハード的なエラーを前記ソフト
的なエラーと区別して検出できる。

したがって、たとえプログラムに不馴れな操作者であ
ったとしても、ROMやRAMのハード的故障を確実に把握で
きる。また、多数のCPUボードに対するデバッグ作業を
行う場合は、ソフト的エラーよりも品質のバラツキ等に
起因するハード的エラーが多発することが多いが、この
ような場合、ハード故障を区別して検出できるので非常
に作業能率が向上する。

［考案の効果］ 以上説明したように本考案のCPUボードデバッグ装置
によれば、記憶素子に関するハード的エラーをチェック
するプログラムを組込んでいる。

また、正常なCPUボードのROMから読出された各情報と
試験対象のCPUボードのROMから読出した各情報とを比較
することによって試験対象のCPUボードのROMに対するハ
ードエラーチェックを行い、さらに、試験対象のCPUボ
ードのRAMに試験情報を書込み、この書込んだ試験情報
を読出して、書込んだ試験情報と読出した試験情報とを
比較することによって試験対象のCPUボードのRAMに対す
るハードエラーチェックを行っている。

したがって、プログラムが正常に動作するか否かを調
べるデバッグ機能の他に、CPUボードに組込まれたRPMや
RAM自体又はその接続に起因するハード的故障も簡単に
検出でき、不良原因を短時間を解明でき、特に多数のCP
Uボードを連続的に試験する場合の試験作業能率を向上
できる。

【図面の簡単な説明】

図は本考案の一実施例に係わるCPUボードデバッグ装置
を示すものであり、第１図は装置全体を示す外観図、第
２図は概略構成を示すブロック図、第３図および第４図
は動作を示す流れ図、第５図および第６図ばCRT表示装
置に表示されたエラー情報を示す図である。 ２……CRT表示装置、３……ソケット、５……キーボー
ド、６……測定プローブ端子、７……外部制御装置、９
……CPUボード、10……ROM、11……RAM、13……CPUソケ
ット、15……エミュレータCPU、16……メインCPU、19,2
1……フロッピーディスクドライブ装置。

Claims (1)

(57)【実用新案登録請求の範囲】
1. 【請求項１】少なくともROM（10）,RAM（11）等の記憶
   素子およびCPUが搭載された試験対象としてのCPUボード
   （９）におけるCPUが取外されたCPUソケットに装着する
   ための測定プローブ端子（６）と、エミュレーションCP
   Uを装着するためのソケット（３）と、前記エミュレー
   ションCPUを動作させるためのエミュレーションプログ
   ラムを記憶するエミュレーションメモリ（21）と、前記
   エミュレーションCPUを前記エミュレーションプログラ
   ムに従って動作させて前記CPUボードに搭載された前記
   記憶素子に記憶されたプログラムのデバッグ処理を行う
   主制御部（16）と、デバッグ結果を表示するための表示
   装置（２）とを備えたCPUボードデバッグ装置におい
   て、 前記エミュレーションメモリ内に前記CPUボードに搭載
   された記憶素子に関するハードエラーを検出するハード
   エラーチェックプログラムが記憶され、 前記主制御部は、前記デバッグ処理の他に、 正常なCPUボードが前記測定プローブ端子に装着された
   状態でこの正常なCPUボードのROMから読出された各情報
   と、前記試験対象のCPUボードが前記測定プローブ端子
   に装着された状態でこの試験対象のCPUボードのROMから
   読出された各情報とを比較することによって前記試験対
   象のCPUボードのROMに対するハードエラーチェックを行
   う手段と、 前記試験対象のCPUボードが前記測定プローブ端子に装
   着された状態でこの試験対象のCPUボードのRAMに試験情
   報を書込み、この書込んだ試験情報を読出して、前記書
   込んだ試験情報と読出した試験情報とを比較することに
   よって前記試験対象のCPUボードのRAMに対するハードエ
   ラーチェックを行う手段と、 前記ROM及びRAMに対するハードエラーチェック結果を前
   記表示装置に表示する手段と を有することを特徴とするCPUボードデバッグ装置。