JPS6134639A - 電子回路試験装置 - Google Patents
電子回路試験装置Info
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- JPS6134639A JPS6134639A JP14814985A JP14814985A JPS6134639A JP S6134639 A JPS6134639 A JP S6134639A JP 14814985 A JP14814985 A JP 14814985A JP 14814985 A JP14814985 A JP 14814985A JP S6134639 A JPS6134639 A JP S6134639A
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/221—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test buses, lines or interfaces, e.g. stuck-at or open line faults
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電子回路試験装置、特にサブシステム構成装
置の故障を見つけ、且つ製造又は修理後の動作を確かめ
るための、マイクロプロセッサ制御による試験装置に関
する。
置の故障を見つけ、且つ製造又は修理後の動作を確かめ
るための、マイクロプロセッサ制御による試験装置に関
する。
最近の電子装置はますます複雑化するにつれ、その動作
を試験する方法も複雑化している。製造時に、品質保証
のため作業員により、定期点検及び修理の際、サービス
技術者により且つ機器を操作する過程の使用者により試
験を行う場合がある。
を試験する方法も複雑化している。製造時に、品質保証
のため作業員により、定期点検及び修理の際、サービス
技術者により且つ機器を操作する過程の使用者により試
験を行う場合がある。
マイクロプロセッサ・ベース・システム内には、自己診
断のための手段があり、特定の診断手順を機能向上又は
使用者の要求に応して自動的に行うこともできる。
断のための手段があり、特定の診断手順を機能向上又は
使用者の要求に応して自動的に行うこともできる。
マイクロプロセッサにより制御したデジタル・システム
において、成るシステムには通常行う４つの方式（レベ
ル）の試験があり、その２つは自動試験で、他の２つは
手動試験である。自動試験のひとつのレベル（プログラ
ム・レベル）では、システムの誤り若しくは故障状態を
見つけると同時に診断メツセージを発生ずるエラー・ト
ラッピング・ルーチンを含むデバッグ用プログラムの様
なモニタ又は他のルーチンがソフトウェア又はファーム
ウェアのいずれか一方にはいっている。しかし、この様
なメツセージでは、プログラム誤り及び回路／ハードウ
ェア故障を判別できないことがしばしばある。
において、成るシステムには通常行う４つの方式（レベ
ル）の試験があり、その２つは自動試験で、他の２つは
手動試験である。自動試験のひとつのレベル（プログラ
ム・レベル）では、システムの誤り若しくは故障状態を
見つけると同時に診断メツセージを発生ずるエラー・ト
ラッピング・ルーチンを含むデバッグ用プログラムの様
なモニタ又は他のルーチンがソフトウェア又はファーム
ウェアのいずれか一方にはいっている。しかし、この様
なメツセージでは、プログラム誤り及び回路／ハードウ
ェア故障を判別できないことがしばしばある。
自動診断の他方のレベル（ロジック・ステート・レベル
）では、システム・クロックに関するビット・フロー及
び具体的ビット・パターンが関係する。選択したパター
ン（刺激パターン及び応答パターンの両方）を予め蓄積
し、又はアルゴリズム的に発生してもよい。この様なビ
ット・パターンの試験は、データ・ドメイン分析ができ
、外部デジタル若しくはロジック・ステート・アナライ
ザ、又はシステム自体内で、幾分同様に動作する回路の
いずれかを用いて、この試験を行える。しかし、プログ
ラム試験の様に、データ・ドメイン分析からは、応答パ
ターンに現われることがある誤りビットの原因を指摘す
るには不充分な限られた情報しか得られない。
）では、システム・クロックに関するビット・フロー及
び具体的ビット・パターンが関係する。選択したパター
ン（刺激パターン及び応答パターンの両方）を予め蓄積
し、又はアルゴリズム的に発生してもよい。この様なビ
ット・パターンの試験は、データ・ドメイン分析ができ
、外部デジタル若しくはロジック・ステート・アナライ
ザ、又はシステム自体内で、幾分同様に動作する回路の
いずれかを用いて、この試験を行える。しかし、プログ
ラム試験の様に、データ・ドメイン分析からは、応答パ
ターンに現われることがある誤りビットの原因を指摘す
るには不充分な限られた情報しか得られない。
例えば、選択した回路接続点をデジタル・プローブを使
って試験する手動方式の試験を行い、回路の誤ったロジ
ック状態（１及び０）を見つける。
って試験する手動方式の試験を行い、回路の誤ったロジ
ック状態（１及び０）を見つける。
この様な試験は、予めプログラムした分析（自動試験デ
ータ・ドメイン分析）において、アドレスした点に限定
せずに、特定のトランジスタ、抵抗器又はコンデンサを
試験するように用途を広げてもよい。プログラム又はデ
ータ・ドメイン分析の場合の様に、システム（装置）が
動作している間又は、（例えば動作を中止し、デジタル
・パルサを用いて局所的動作を模擬的に行う）動作して
いない間に、この試験は行う。どちらの場合でも、修理
及び交換ができるように、最終的には故障回路及び１個
又は複数個の故障部品を見分けるために、普通、上述し
た故障修理手順の後に手動試験を行う。
ータ・ドメイン分析）において、アドレスした点に限定
せずに、特定のトランジスタ、抵抗器又はコンデンサを
試験するように用途を広げてもよい。プログラム又はデ
ータ・ドメイン分析の場合の様に、システム（装置）が
動作している間又は、（例えば動作を中止し、デジタル
・パルサを用いて局所的動作を模擬的に行う）動作して
いない間に、この試験は行う。どちらの場合でも、修理
及び交換ができるように、最終的には故障回路及び１個
又は複数個の故障部品を見分けるために、普通、上述し
た故障修理手順の後に手動試験を行う。
他の手動方式の試験は、ロジック動作を無視し、直流電
圧を供給して試験する直流電圧試験である。
圧を供給して試験する直流電圧試験である。
例えば、デジタル・プローブを接続して、故障電圧レベ
ルを示す故障ロジック状態を見つけると、上述の故障修
理手順では、電圧計を用いた所定の条件で漏れのあるト
ランジスタ又はコンデンサの試験を行う。
ルを示す故障ロジック状態を見つけると、上述の故障修
理手順では、電圧計を用いた所定の条件で漏れのあるト
ランジスタ又はコンデンサの試験を行う。
従って、デジタル・プローブ試験及び直流電圧試験を自
動化する試験装置及び方法が必要であり、有効である。
動化する試験装置及び方法が必要であり、有効である。
従って、本発明の目的は、手動デジタル・プローブ試験
及び直流電圧試験を必要とせずに電子システムの構成要
素を自動的に試験する電子回路試験装置を提供すること
である。
及び直流電圧試験を必要とせずに電子システムの構成要
素を自動的に試験する電子回路試験装置を提供すること
である。
〔問題点を解決するための手段及び作用〕本発明の電子
回路試験装置は、マイクロプロセッサ又はその部分（サ
ブシステム）、リード・オンリー・メモリ （ＲＯＭ）
、バッファ及びラッチ回路を含み、これらの全てはアド
レス可能な１中核部”を形成する。バッファは試験中の
回路構成要素を分離する。ラッチ回路は、この様に分離
した回路素子のステートを決定する際にステート・マシ
ンとして働く。ＲＯＭは、所定の刺激信号に応じた応答
データを含むルックアップ・テーブル又は、この様な刺
激信号及び応答データを発生するための単数又は複数の
アルゴリズムを含む。普通、装置がマイクロプロセッサ
を含む場合、その命令の特定の集りは、測定を機能的に
制御する目的で使用できる。他の例では、この様な制御
のために特に設計したマイクロプロセッサを装置に付は
加えてもよい。
回路試験装置は、マイクロプロセッサ又はその部分（サ
ブシステム）、リード・オンリー・メモリ （ＲＯＭ）
、バッファ及びラッチ回路を含み、これらの全てはアド
レス可能な１中核部”を形成する。バッファは試験中の
回路構成要素を分離する。ラッチ回路は、この様に分離
した回路素子のステートを決定する際にステート・マシ
ンとして働く。ＲＯＭは、所定の刺激信号に応じた応答
データを含むルックアップ・テーブル又は、この様な刺
激信号及び応答データを発生するための単数又は複数の
アルゴリズムを含む。普通、装置がマイクロプロセッサ
を含む場合、その命令の特定の集りは、測定を機能的に
制御する目的で使用できる。他の例では、この様な制御
のために特に設計したマイクロプロセッサを装置に付は
加えてもよい。
本発明の装置を使用した試験方法では、第１に中核部を
試験し、次に中核部に接続したバスを試験する。電圧状
態を決定するためにアドレス指定した回路構成要素を次
々に試験し、得たレベルをＲＯＭから得た予想レベルと
比較して回路動作を試験する。本発明の更に詳細な実施
例では、電圧比較器を形成するためにアナログ・デジタ
ル変換器（ＡＤＣ）を中核部に付は加えると、選択した
アドレス可能回路接続点の特定の電圧値を試験できる。
試験し、次に中核部に接続したバスを試験する。電圧状
態を決定するためにアドレス指定した回路構成要素を次
々に試験し、得たレベルをＲＯＭから得た予想レベルと
比較して回路動作を試験する。本発明の更に詳細な実施
例では、電圧比較器を形成するためにアナログ・デジタ
ル変換器（ＡＤＣ）を中核部に付は加えると、選択した
アドレス可能回路接続点の特定の電圧値を試験できる。
その場合、ＲＯＭから得た基準データは、正しく動作す
る装置内で予想できる様な公称電圧値又はその許容範囲
を含む。
る装置内で予想できる様な公称電圧値又はその許容範囲
を含む。
第１Ｂ図は、アドレス・バス（１２）に接続したアドレ
ス・バッファ （Ｂ） （１１）と、データ・バス（
１４）に接続したデータ・バッファ（Ｂ） （１３）
と共に、マイクロプロセッサ００）を含む従来のＣＰＵ
カード（１）を示し、プロセッサ０〔は、算術論理演算
装置（ＡＬＵ）（１０ａ）、ＲＯＭ （１０ｂ）及びレ
ジスタ（１０ｃ ）を含む。更に、カード（２＋ 、
（３１及び（４）は、バックプレーン（図示せず）を介
してアドレス・バス（１２）及びデータ・バス（１４）
に接続する。カード＋２１ 、 ＋３１及び（４）は、
ランダム・アクセス・メモリ （ＲＡＭ） 、ディスク
又はＣＲＴ制御器又はコンピュータ若しくは他の電子装
置で他の動作を行うために必要な同様の回路を含む。こ
の様な回路はＣＰＵカードに直接取付けられる。制御バ
ス（図示せず）は、数個のカードを相互接続する。この
制御バスは、電気的分離を行う制御バッファ（図示せず
）を介して接続する。装置自体の動作と同様に、試験手
順の結果が観測できるように、表示器又は指示手段を設
ける必要がある。
ス・バッファ （Ｂ） （１１）と、データ・バス（
１４）に接続したデータ・バッファ（Ｂ） （１３）
と共に、マイクロプロセッサ００）を含む従来のＣＰＵ
カード（１）を示し、プロセッサ０〔は、算術論理演算
装置（ＡＬＵ）（１０ａ）、ＲＯＭ （１０ｂ）及びレ
ジスタ（１０ｃ ）を含む。更に、カード（２＋ 、
（３１及び（４）は、バックプレーン（図示せず）を介
してアドレス・バス（１２）及びデータ・バス（１４）
に接続する。カード＋２１ 、 ＋３１及び（４）は、
ランダム・アクセス・メモリ （ＲＡＭ） 、ディスク
又はＣＲＴ制御器又はコンピュータ若しくは他の電子装
置で他の動作を行うために必要な同様の回路を含む。こ
の様な回路はＣＰＵカードに直接取付けられる。制御バ
ス（図示せず）は、数個のカードを相互接続する。この
制御バスは、電気的分離を行う制御バッファ（図示せず
）を介して接続する。装置自体の動作と同様に、試験手
順の結果が観測できるように、表示器又は指示手段を設
ける必要がある。
アドレス・バッファ （１１）及びデータ・バ、７フア
（１３）は、大電力用にファンアウトを大きくでき、
各アドレス・バス（１２）及びデータ・バス（１４）に
デジタル信号を出力するように動作する。
（１３）は、大電力用にファンアウトを大きくでき、
各アドレス・バス（１２）及びデータ・バス（１４）に
デジタル信号を出力するように動作する。
データ・バッファ （１３）もデータ・バス（１４）か
らマイクロプロセッサ００）にデジタル信号を伝送する
ための構成要素となる。ＲＯＭ（１０ｂ）は、マイクロ
・コード化した命令を含み、この命令は、アドレス指定
をし、付加的ＲＯＭ及びＲＡＭでよい成るプログラム・
ソース（図示せず）から得られるデータ読み出し及び書
き込み動作を実行する。
らマイクロプロセッサ００）にデジタル信号を伝送する
ための構成要素となる。ＲＯＭ（１０ｂ）は、マイクロ
・コード化した命令を含み、この命令は、アドレス指定
をし、付加的ＲＯＭ及びＲＡＭでよい成るプログラム・
ソース（図示せず）から得られるデータ読み出し及び書
き込み動作を実行する。
動作又は、製造において、１個又は複数個のカード（２
１，（３１及び（４）が装置の適切な動作の妨げとなる
機能不全を生じさせる。上述した様に、外部及び内部デ
ジタル・クロック発生器（図示せず）の制御により、シ
ステム動作を試験するために特別に設計した１組の命令
をＲＯＭ（１０ｂ）に蓄積できる。
１，（３１及び（４）が装置の適切な動作の妨げとなる
機能不全を生じさせる。上述した様に、外部及び内部デ
ジタル・クロック発生器（図示せず）の制御により、シ
ステム動作を試験するために特別に設計した１組の命令
をＲＯＭ（１０ｂ）に蓄積できる。
しかし、マイクロプロセッサ００）、アドレス・バッフ
ァ （１１）、アドレス・バス（１２） 、データ・バ
ッファ（１３）又はデータ・バス（１４）のいずれの機
能不全も試験ルーチンの実行の妨げとなる。
ァ （１１）、アドレス・バス（１２） 、データ・バ
ッファ（１３）又はデータ・バス（１４）のいずれの機
能不全も試験ルーチンの実行の妨げとなる。
更に、第１Ｂ図の従来の構成では、構成要素の接続を断
たずに、どの構成要素に故障が起きたかを判断する方法
はない。本発明はこの煩わしさを解決する。
たずに、どの構成要素に故障が起きたかを判断する方法
はない。本発明はこの煩わしさを解決する。
第１Ａ図は、本発明による電子回路試験装置を示すブロ
ック図であり、変更したカード（１′）及び関連する構
成要素を示す。第１Ａ図及び第１Ｂ図で、対応する参照
番号は同一の構成要素であるが第１Ｂ図の一方向性アド
レス・バッファ （１１）は第１Ａ図で両方向性アドレ
ス・バッファ （１１’）に変更できる。その場合、ア
ドレス・バッファ（１１’）及びデータ・バッファ（１
３）は同一の両方向性形式である。この様な変化により
、制御情報を求めるＤＭＡ制御器の様に、カード（２）
、 （３１又は（４）上の装置はＲＯＭ（１５）をアド
レスするために動作可能になる。
ック図であり、変更したカード（１′）及び関連する構
成要素を示す。第１Ａ図及び第１Ｂ図で、対応する参照
番号は同一の構成要素であるが第１Ｂ図の一方向性アド
レス・バッファ （１１）は第１Ａ図で両方向性アドレ
ス・バッファ （１１’）に変更できる。その場合、ア
ドレス・バッファ（１１’）及びデータ・バッファ（１
３）は同一の両方向性形式である。この様な変化により
、制御情報を求めるＤＭＡ制御器の様に、カード（２）
、 （３１又は（４）上の装置はＲＯＭ（１５）をアド
レスするために動作可能になる。
第１Ａ図に示す本発明の実施例は、更に付加ＲＯＭ （
１５） 、ラッチ回路（Ｌ） （１６）及び（１７）
を有する。付加ＲＯＭ（１５）を使用することで、マイ
クロプロセッサＲＯＭ（１０ｂ）に負担をかけ過ぎるこ
となく大量の試験データを蓄積又は発生できる。付加Ｒ
ＯＭ（１５）は、フィールド・プログラムが可能になる
か又は、ＣＰＵカード（１′）に取付けた異なるバージ
ョン間で切換えるか又は、単−取付板内に種々のＲＯＭ
ラップ（１５）を交換することにより、異なるバージョ
ンを使用でき、設計に大幅な融通性をもてる。３レベル
出力イネーブル回路を有するラッチ回路を含むデータ・
ラッチ回路（１６）及びアドレス・ラッチ回路（１７）
を更に付加することで本発明を実施できる。後述する様
に、アドレス・ラッチ回路（１７）は、アドレス・バス
（１２）上のビットの流れから個々のアドレス・サイク
ルを選択するための機能ももつ。
１５） 、ラッチ回路（Ｌ） （１６）及び（１７）
を有する。付加ＲＯＭ（１５）を使用することで、マイ
クロプロセッサＲＯＭ（１０ｂ）に負担をかけ過ぎるこ
となく大量の試験データを蓄積又は発生できる。付加Ｒ
ＯＭ（１５）は、フィールド・プログラムが可能になる
か又は、ＣＰＵカード（１′）に取付けた異なるバージ
ョン間で切換えるか又は、単−取付板内に種々のＲＯＭ
ラップ（１５）を交換することにより、異なるバージョ
ンを使用でき、設計に大幅な融通性をもてる。３レベル
出力イネーブル回路を有するラッチ回路を含むデータ・
ラッチ回路（１６）及びアドレス・ラッチ回路（１７）
を更に付加することで本発明を実施できる。後述する様
に、アドレス・ラッチ回路（１７）は、アドレス・バス
（１２）上のビットの流れから個々のアドレス・サイク
ルを選択するための機能ももつ。
第１Ａ図の試験用の回路動作は、マイクロプロセッサα
〔、付加ＲＯＭ （１５） 、アドレス・バッファ（１
１’）、データ・バッファ（１３）及びデータ・ラッチ
回路（１６）のＲＯＭ側の部分を含む“中核部”を主に
用いる。この動作は、部分的にはアトレス・バッファ
（１１’）及びデータ・バッファ （１３）（図示しな
いが制御バッファと同様の）で行える。
〔、付加ＲＯＭ （１５） 、アドレス・バッファ（１
１’）、データ・バッファ（１３）及びデータ・ラッチ
回路（１６）のＲＯＭ側の部分を含む“中核部”を主に
用いる。この動作は、部分的にはアトレス・バッファ
（１１’）及びデータ・バッファ （１３）（図示しな
いが制御バッファと同様の）で行える。
通常、可能な電力によりバス・ドライバとして単純に使
用される一方、これらのバッファは、相互接続した回路
装置を分離するように働く。この場合、アドレス・バッ
ファ （１１’）及びデータ・バッファ （１３）は、
アドレス・バス（１２）及びデータ・バス（１４）
（及び上記制御バス）から中核部を夫々分離する。デー
タ・ラッチ回路（１６）は、同様の分離を行う。中核部
自体は分離状態で試験でき且つ個々のバスもそうであり
、残りの回路素子の全部が個々にアドレスできる。行わ
れる試験手順を第２図に示す。
用される一方、これらのバッファは、相互接続した回路
装置を分離するように働く。この場合、アドレス・バッ
ファ （１１’）及びデータ・バッファ （１３）は、
アドレス・バス（１２）及びデータ・バス（１４）
（及び上記制御バス）から中核部を夫々分離する。デー
タ・ラッチ回路（１６）は、同様の分離を行う。中核部
自体は分離状態で試験でき且つ個々のバスもそうであり
、残りの回路素子の全部が個々にアドレスできる。行わ
れる試験手順を第２図に示す。
上述の様に、中核部の“レベルＯ”試験は、実質上、中
核部ＲＯＭ（１５）のチェックサムと同等でよい。中核
部を最少の構成要素に減少させたので、この様に簡単に
なる。この試験を正確に行えば、マイクロプロセッサα
０は適切に動作し、中核ＲＯＭ（１５）が適当にプログ
ラムされ、マイクロプロセッサαω、中核ＲＯＭ（１５
）又はこれらの装置を相互接続する結線のいずれにも短
絡又は開路が存在しない。同様に、少なくともアドレス
・バッファ（１１’）、データ・バッファ （１３）又
はデータ・ラッチ（１６） （又は、図示しないが制
御バッファ）の入力側、若しくはデータ・ランチ（１６
）への結線に短絡はない。それから、各場合において適
当なラッチ回路及びバッファを使用して残りの試験を実
行できる。
核部ＲＯＭ（１５）のチェックサムと同等でよい。中核
部を最少の構成要素に減少させたので、この様に簡単に
なる。この試験を正確に行えば、マイクロプロセッサα
０は適切に動作し、中核ＲＯＭ（１５）が適当にプログ
ラムされ、マイクロプロセッサαω、中核ＲＯＭ（１５
）又はこれらの装置を相互接続する結線のいずれにも短
絡又は開路が存在しない。同様に、少なくともアドレス
・バッファ（１１’）、データ・バッファ （１３）又
はデータ・ラッチ（１６） （又は、図示しないが制
御バッファ）の入力側、若しくはデータ・ランチ（１６
）への結線に短絡はない。それから、各場合において適
当なラッチ回路及びバッファを使用して残りの試験を実
行できる。
アドレス・バス（１２）又はデータ・バス（１４）を試
験する際に、本発明による方法は、特定のデータ・パタ
ーンをアドレス・ラッチ回路（１７）又はデータ・ラン
チ回路（１６）に送り、送ったデータ・パターンがそれ
を蓄積したランチ回路から完全な形で再生されたかを判
断する。アドレス・バス（１２）及びデータ・バス（１
４）に接続したいずれかの付加回路を試験する際に、デ
ータ・パターンを刺激信号として成るアドレス可能点の
集りに送ることができ、それにより、生じた応答データ
・パターンが異なるアドレス可能点の集りから得られる
。これら全部のアドレス可能点は、試験中の特定の回路
又は副回路内にある。
験する際に、本発明による方法は、特定のデータ・パタ
ーンをアドレス・ラッチ回路（１７）又はデータ・ラン
チ回路（１６）に送り、送ったデータ・パターンがそれ
を蓄積したランチ回路から完全な形で再生されたかを判
断する。アドレス・バス（１２）及びデータ・バス（１
４）に接続したいずれかの付加回路を試験する際に、デ
ータ・パターンを刺激信号として成るアドレス可能点の
集りに送ることができ、それにより、生じた応答データ
・パターンが異なるアドレス可能点の集りから得られる
。これら全部のアドレス可能点は、試験中の特定の回路
又は副回路内にある。
第３図に詳細に示す次の“レベル１”試験は、マイクロ
プロセッサαω及び中核ＲＯＭ（１５）に加えてデータ
・ラッチ回路（１６）及びデータ・バッファ（１３）を
使用する。中核ＲＯＭ（１５）内の特定のビット・パタ
ーン表をこのレベル１試験に対し適当に指定し、そのと
き、マイクロプロセッサａωは、中核ＲＯＭ（１５）内
のレベル１試験パターン表を初めに選択する。その表か
ら、マイクロプロセッサ０〔は、特定のデータ・パター
ンを選択し、それをデータ・ラッチ回路（１６）に書き
込む。このデータ・パターンは、それからデータ・バッ
ファ（１３）を介してマイクロプロセッサα０）内に読
み込み直す。最初のデータ・パターンと正確に一致する
ということは、データ・ラッチ回路（１６）又はデータ
・バッファ（１３）の中核部側に開路も短絡もなく、中
核部外にあるデータ・ラッチ回路（１６）又はデータ・
バッファ（１３）の部分でも開放も短絡もないことを意
味する。情報の全体を形成するため、中核ＲＯＭ（１５
）内に、第３図で述べた様に、逐次使用できる連続した
テスト・パターンが存在する。この様なテスト・パター
ンは故障が起きた各ビット・ライン又は複数のラインを
正確に指摘するように設計できる。
プロセッサαω及び中核ＲＯＭ（１５）に加えてデータ
・ラッチ回路（１６）及びデータ・バッファ（１３）を
使用する。中核ＲＯＭ（１５）内の特定のビット・パタ
ーン表をこのレベル１試験に対し適当に指定し、そのと
き、マイクロプロセッサａωは、中核ＲＯＭ（１５）内
のレベル１試験パターン表を初めに選択する。その表か
ら、マイクロプロセッサ０〔は、特定のデータ・パター
ンを選択し、それをデータ・ラッチ回路（１６）に書き
込む。このデータ・パターンは、それからデータ・バッ
ファ（１３）を介してマイクロプロセッサα０）内に読
み込み直す。最初のデータ・パターンと正確に一致する
ということは、データ・ラッチ回路（１６）又はデータ
・バッファ（１３）の中核部側に開路も短絡もなく、中
核部外にあるデータ・ラッチ回路（１６）又はデータ・
バッファ（１３）の部分でも開放も短絡もないことを意
味する。情報の全体を形成するため、中核ＲＯＭ（１５
）内に、第３図で述べた様に、逐次使用できる連続した
テスト・パターンが存在する。この様なテスト・パター
ンは故障が起きた各ビット・ライン又は複数のラインを
正確に指摘するように設計できる。
第１Ａ図に示すように、レベル１試験はデータ・バス（
１４）の使用即ち少なくともデータ・バスに接続する必
要がある。良好な試験は、データ・バス（１４）に短絡
がなく、更にいずれの構成要素又はデータ・バス（１４
）に直結したカード（２１，（３１又は（４）にも短絡
がないことを意味する。短絡が発生すると、従来の場合
、データ・バス（１４）、バックプレーン（図示せず）
又はカード１枚内の短絡の原因を見つけるためにカード
を取り外す必要がある。この試験中、中核部自体は前と
同じ様に適当に動作し続ける。従って、従来とは異なり
、本発明では短絡が生じる特定のビット・ラインが分る
。アドレス・バス（１２）又は、アドレス・バス（１２
）に直結するカード＋２１． ｆ３１又は（４）の構成
要素（又は、データ・バス（１４）に接続したちの以外
の構成要素）はレベル１試験には含まれないことが分る
だろう。
１４）の使用即ち少なくともデータ・バスに接続する必
要がある。良好な試験は、データ・バス（１４）に短絡
がなく、更にいずれの構成要素又はデータ・バス（１４
）に直結したカード（２１，（３１又は（４）にも短絡
がないことを意味する。短絡が発生すると、従来の場合
、データ・バス（１４）、バックプレーン（図示せず）
又はカード１枚内の短絡の原因を見つけるためにカード
を取り外す必要がある。この試験中、中核部自体は前と
同じ様に適当に動作し続ける。従って、従来とは異なり
、本発明では短絡が生じる特定のビット・ラインが分る
。アドレス・バス（１２）又は、アドレス・バス（１２
）に直結するカード＋２１． ｆ３１又は（４）の構成
要素（又は、データ・バス（１４）に接続したちの以外
の構成要素）はレベル１試験には含まれないことが分る
だろう。
非常に類似した形式でアドレス・バス（１２）及び関連
する素子を第４図に示すレベル２で試験する。しかし、
参照番号ＱＯＩで示すマイクロプロセッサは、普通アド
レスにデータを書き出し且つ読み込むように構成されて
おらず、アドレス回路のレベル２試験を実行するために
データ・バス（１４）及びその関連する構成要素を使用
する必要がある。
する素子を第４図に示すレベル２で試験する。しかし、
参照番号ＱＯＩで示すマイクロプロセッサは、普通アド
レスにデータを書き出し且つ読み込むように構成されて
おらず、アドレス回路のレベル２試験を実行するために
データ・バス（１４）及びその関連する構成要素を使用
する必要がある。
その理由で、データ回路のレベル１試験を初めに行う。
特に、第４図に示す様に特定のテスト・パターンを以前
の様にマイクロプロセッサ００）により選択した後、ア
ドレス・ラッチ回路（１７）を使ってアドレス・バス（
１２）からデータ・バス（１４）にデータを運ぶ。第３
図で略述したレベル１試験の例では、上記データを最初
のデータ・パターンと比較するためデータ・バッファ（
１３）を介して中核ＲＯＭ（１５）に送る。
の様にマイクロプロセッサ００）により選択した後、ア
ドレス・ラッチ回路（１７）を使ってアドレス・バス（
１２）からデータ・バス（１４）にデータを運ぶ。第３
図で略述したレベル１試験の例では、上記データを最初
のデータ・パターンと比較するためデータ・バッファ（
１３）を介して中核ＲＯＭ（１５）に送る。
プログラム命令を実行するため、マイクロプロセッサ０
０１は、普通、ひと続きのデータ及びフェッチ・サイク
ルを実行し始め、そのためのアドレスはアドレス・バス
（１２）上に現われる。レベル２試験を行う際、マイク
ロプロセッサＱＯＩは中核ＲＯＭ（１５）から得られる
ひと続きのビット・パターンを循環させ、このビット・
パターンは、同様にアドレス・バス（１２）上に現われ
る。レベル２試験の方法では、ビット・パターンはアド
レスとして扱われ、選択したデータ・サイクルとしてア
ドレス・ラッチ回路（１７）に蓄積する。概念的に区別
でき且つ第４図の段階ｄ及びｅでも区別するように図示
した上記のビット・パターンのこの様な処理及び蓄積は
、実際には一組の命令により実行する。特定のビット・
パターンを捕えたとき、このビット・パターンは、その
後、データ・バッファ（１３）を介してアドレス・ラッ
チ（１７）から読み出し、第３図に示すレベル１試験の
方法で最初のデータ・パターンと比較する。
０１は、普通、ひと続きのデータ及びフェッチ・サイク
ルを実行し始め、そのためのアドレスはアドレス・バス
（１２）上に現われる。レベル２試験を行う際、マイク
ロプロセッサＱＯＩは中核ＲＯＭ（１５）から得られる
ひと続きのビット・パターンを循環させ、このビット・
パターンは、同様にアドレス・バス（１２）上に現われ
る。レベル２試験の方法では、ビット・パターンはアド
レスとして扱われ、選択したデータ・サイクルとしてア
ドレス・ラッチ回路（１７）に蓄積する。概念的に区別
でき且つ第４図の段階ｄ及びｅでも区別するように図示
した上記のビット・パターンのこの様な処理及び蓄積は
、実際には一組の命令により実行する。特定のビット・
パターンを捕えたとき、このビット・パターンは、その
後、データ・バッファ（１３）を介してアドレス・ラッ
チ（１７）から読み出し、第３図に示すレベル１試験の
方法で最初のデータ・パターンと比較する。
下記の表１に、レベル１及びレベル２試験を夫々実行す
るＭ６８０００マイクロプロセッサの特定例に応用でき
る一組のアセンブリ言語命令を示す。このアセンブリ言
語二一モニックは全く一般的であす、手順は明らかに他
のマイクロプロセッサにも適用できる。ここで、単一の
多重化バス（制御バス以外に）使用したマイクロプロセ
ッサ・システムの場合、この多重化バスは第１Ａ図のデ
ータ・バス（１４）に相当すると言わねばならない。第
１Ａ図において、アドレス・バッファ（１１’）、アド
レス・バス（Ｉ２）及びアドレス・ラッチ回路（１７）
が不必要であれば、この場合のレベル２試験に相当する
試験は必要ない。
るＭ６８０００マイクロプロセッサの特定例に応用でき
る一組のアセンブリ言語命令を示す。このアセンブリ言
語二一モニックは全く一般的であす、手順は明らかに他
のマイクロプロセッサにも適用できる。ここで、単一の
多重化バス（制御バス以外に）使用したマイクロプロセ
ッサ・システムの場合、この多重化バスは第１Ａ図のデ
ータ・バス（１４）に相当すると言わねばならない。第
１Ａ図において、アドレス・バッファ（１１’）、アド
レス・バス（Ｉ２）及びアドレス・ラッチ回路（１７）
が不必要であれば、この場合のレベル２試験に相当する
試験は必要ない。
表１
Ｔｅｓｔ １ｅｖｅｌ １ （Ｆｉｇ、３ ） ａＩＥ
Ａ Ｔｅ５ｔ ｐａｔｔｅｒｎ、 ＡＯｂＬＯＯＰＩ：
ＭＯＶＢ （ＡＯ） ＋、 ＤＯｃ
ＭＯＶＩｌｉ ＤＯ，ＤＡＴＡ ＬＡＴＣＩＩ ｄ
ＭＯＶＥ ＤＡＴＡ ＬＡＴＣＨ，Ｄｉ
ｅＴｅｓｔ １ｅｖｅｌ ２ （Ｆ
ｉｇ、４ ） ａＬＥＡ Ｔｅ５ｔ ｐａｔｔ
ｅｒｎ、ＡＯｂＬＯＯＰ２： ＭＯＶＥ
（ＡＯ） ＋、ｎｏ
ｃＭＯＶＢ ＡＤＲ３ＬＡＴＣＨ，Ｄ２
ｆ、ＴＯＮＥＸＴ ＴＥＳＴ ＬＥＶＩｉＬレ
ベル０，１及び２の試験を良好に完了させることにより
、中核部、関連するバッファ及びラッチ回路、アドレス
・バス（１２）及びデータ・バス（１４）は全て適当に
動作する。更に、カード（２）。
Ａ Ｔｅ５ｔ ｐａｔｔｅｒｎ、 ＡＯｂＬＯＯＰＩ：
ＭＯＶＢ （ＡＯ） ＋、 ＤＯｃ
ＭＯＶＩｌｉ ＤＯ，ＤＡＴＡ ＬＡＴＣＩＩ ｄ
ＭＯＶＥ ＤＡＴＡ ＬＡＴＣＨ，Ｄｉ
ｅＴｅｓｔ １ｅｖｅｌ ２ （Ｆ
ｉｇ、４ ） ａＬＥＡ Ｔｅ５ｔ ｐａｔｔ
ｅｒｎ、ＡＯｂＬＯＯＰ２： ＭＯＶＥ
（ＡＯ） ＋、ｎｏ
ｃＭＯＶＢ ＡＤＲ３ＬＡＴＣＨ，Ｄ２
ｆ、ＴＯＮＥＸＴ ＴＥＳＴ ＬＥＶＩｉＬレ
ベル０，１及び２の試験を良好に完了させることにより
、中核部、関連するバッファ及びラッチ回路、アドレス
・バス（１２）及びデータ・バス（１４）は全て適当に
動作する。更に、カード（２）。
（３）又は（４）のいずれにもアドレス・バス（１２）
又はデータ・バス（１４）の一方を短絡する様な短絡路
はない。これは、上述したロジック状態又はデータ・ド
メイン分析を実行するために必要な状態である。レベル
０．１及び２の試験は最低限の費用で、事実上どのシス
テムにも組込める装置で行える。
又はデータ・バス（１４）の一方を短絡する様な短絡路
はない。これは、上述したロジック状態又はデータ・ド
メイン分析を実行するために必要な状態である。レベル
０．１及び２の試験は最低限の費用で、事実上どのシス
テムにも組込める装置で行える。
データ・ドメイン分析は、第１Ａ図に示す本発明の装置
を用いても行えるがその手順は従来のものである。この
様な従来の試験において、該ＲＯＭ（１５） 、データ
・ラッチ回路（１６）又はアドレス・ラッチ回路（１７
）のいずれも必要としない。また、第１Ｂ図の一方向性
アドレス・バッファ（１１）を第１Ａ図の両方向性アド
レス・バッファ （１１’）に変更しても、この目的の
ための両方向性モードにおける両方向性アドレス・バッ
フゲの使用に影響しない。第１Ｂ図の従来の構成に使用
するために書いたプログラムは、はとんど又は全く変更
なく第１Ａ図に示す本発明の構成に使用でき、第２図に
示すレベル３試験の構成要素となる。本発明が特徴とす
る違いは、従来の試験時に、使用するバスの電気的完全
性がすでに確められていることである。この様な試験は
、カード（２）、 （３１又は（４）に接続した開状態
回路がなく、それらが正確なデジタル・パターンを表示
することを示せる。
を用いても行えるがその手順は従来のものである。この
様な従来の試験において、該ＲＯＭ（１５） 、データ
・ラッチ回路（１６）又はアドレス・ラッチ回路（１７
）のいずれも必要としない。また、第１Ｂ図の一方向性
アドレス・バッファ（１１）を第１Ａ図の両方向性アド
レス・バッファ （１１’）に変更しても、この目的の
ための両方向性モードにおける両方向性アドレス・バッ
フゲの使用に影響しない。第１Ｂ図の従来の構成に使用
するために書いたプログラムは、はとんど又は全く変更
なく第１Ａ図に示す本発明の構成に使用でき、第２図に
示すレベル３試験の構成要素となる。本発明が特徴とす
る違いは、従来の試験時に、使用するバスの電気的完全
性がすでに確められていることである。この様な試験は
、カード（２）、 （３１又は（４）に接続した開状態
回路がなく、それらが正確なデジタル・パターンを表示
することを示せる。
上述する様に、ロジック状態分析は、普通映像表示器に
１及び０ （又は、分析した同値）として現われるＨｌ
及びＬＯ電圧レベルのみを読むように制御される。一方
、デジタル・プローブは、故障を示す回路素子に接触す
るとき、“不良”又は中間電圧レベルを示すように構成
することがあろう。本発明の他の実施例では、第１Ａ図
の回路は“不良”電圧レベルのみでなく、各アドレス可
能回路接続点に存在する実際の電圧値を適応するために
変更してもよい。このことは、データ・バッファ （１
３）及びアドレス・バッファ （１１’）又は同様の好
都合の位置で与えるようにアナログ・デジタル変換器（
Ａ Ｄ Ｃ）を組込むことにより行える。
１及び０ （又は、分析した同値）として現われるＨｌ
及びＬＯ電圧レベルのみを読むように制御される。一方
、デジタル・プローブは、故障を示す回路素子に接触す
るとき、“不良”又は中間電圧レベルを示すように構成
することがあろう。本発明の他の実施例では、第１Ａ図
の回路は“不良”電圧レベルのみでなく、各アドレス可
能回路接続点に存在する実際の電圧値を適応するために
変更してもよい。このことは、データ・バッファ （１
３）及びアドレス・バッファ （１１’）又は同様の好
都合の位置で与えるようにアナログ・デジタル変換器（
Ａ Ｄ Ｃ）を組込むことにより行える。
並列出力と共にＡＤＣを用いるとき、並列−直列変換器
を各ＡＤＣの出力端に付加えることにより、マイクロプ
ロセッサ（１０１へ接続したライン及び介在する構成要
素の数を減少できる。
を各ＡＤＣの出力端に付加えることにより、マイクロプ
ロセッサ（１０１へ接続したライン及び介在する構成要
素の数を減少できる。
電圧試験用の代表的故障修理ルーチンで示される手動手
順に代わり本発明を使用すると、マイクロプロセッサα
Φ及び関連するＲＯＭのアドレス機能を大幅に向上させ
る必要がある。更に、カード（２＋、 （３１又は（４
）の各々でデコード機能及び関心のある点にカードを結
線する機能を向上させる必要がある。同時に、レベル０
．１及び２で試験を行うため、例えば幾つかの５６ベ一
シツク型式を含むＭ６８０００マイクロプロセッサの少
ない命令のみを使用する必要がある。特に、全くのアナ
ログで、デジタル回路を含まない電子回路の場合、マイ
クロプロセッサ顛を試験目的のみのために設計した第１
Ｂ図の回路の変形を用いてもよい。そのとき、一連の命
令に対する要求が最少限であるので、アドレス機能を大
幅に向上させる。
順に代わり本発明を使用すると、マイクロプロセッサα
Φ及び関連するＲＯＭのアドレス機能を大幅に向上させ
る必要がある。更に、カード（２＋、 （３１又は（４
）の各々でデコード機能及び関心のある点にカードを結
線する機能を向上させる必要がある。同時に、レベル０
．１及び２で試験を行うため、例えば幾つかの５６ベ一
シツク型式を含むＭ６８０００マイクロプロセッサの少
ない命令のみを使用する必要がある。特に、全くのアナ
ログで、デジタル回路を含まない電子回路の場合、マイ
クロプロセッサ顛を試験目的のみのために設計した第１
Ｂ図の回路の変形を用いてもよい。そのとき、一連の命
令に対する要求が最少限であるので、アドレス機能を大
幅に向上させる。
以上は、Ｍ６８０００マイクロプロセッサに関する特定
の実施例について本発明の詳細な説明したが、本発明は
他の構成即ち他のマイクロプロセッサに容易に適用でき
る。更に、本発明では、処理するバイト又はワード・サ
イズ、動作周波数又は本発明の装置が使用できるマイク
ロ電子技術は限定しない。
の実施例について本発明の詳細な説明したが、本発明は
他の構成即ち他のマイクロプロセッサに容易に適用でき
る。更に、本発明では、処理するバイト又はワード・サ
イズ、動作周波数又は本発明の装置が使用できるマイク
ロ電子技術は限定しない。
本発明によれば、データ・ラッチ回路を内部データ・バ
ス及び外部データ・バスに接続し、又はアドレス・ラッ
チ回路を外部アドレス・バス及び外部データ・バス間に
接続することにより、マイクロプロセッサからの命令に
従い、自動的に、構成要素の試験を行うことができる。
ス及び外部データ・バスに接続し、又はアドレス・ラッ
チ回路を外部アドレス・バス及び外部データ・バス間に
接続することにより、マイクロプロセッサからの命令に
従い、自動的に、構成要素の試験を行うことができる。
第１Ａ図は、本発明の電子回路試験装置を示すブロック
図、第１Ｂ図は従来のマイクロプロセッサ制御システム
を示すブロック図、第２乃至第４図は、本発明の装置を
用いた試験手順を示す流れ図である。
図、第１Ｂ図は従来のマイクロプロセッサ制御システム
を示すブロック図、第２乃至第４図は、本発明の装置を
用いた試験手順を示す流れ図である。
Claims (1)
- マイクロプロセッサ、該マイクロプロセッサに接続した
内部アドレス・バス及び内部データ・バスを含む中核部
と、外部アドレス・バス及び外部データ・バス間に接続
した電子装置と、上記外部アドレス・バス及び上記外部
データ・バスに夫々接続したアドレス・バッファ及びデ
ータ・バッファとを含む電子回路を試験する装置におい
て、上記中核部にはテストパターンを記憶した記憶手段
を有し、上記内部及び外部データ・バス間に接続され、
上記記憶手段より所定のテスト・パターンを上記内部デ
ータ・バスを介して受取って蓄積し、上記外部データ・
バスに送るデータ・ラッチ回路を具えることを特徴とす
る電子回路試験装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US628191 | 1984-07-06 | ||
| US06/628,191 US4625313A (en) | 1984-07-06 | 1984-07-06 | Method and apparatus for testing electronic equipment |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6134639A true JPS6134639A (ja) | 1986-02-18 |
| JPH0416813B2 JPH0416813B2 (ja) | 1992-03-25 |
Family
ID=24517856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14814985A Granted JPS6134639A (ja) | 1984-07-06 | 1985-07-05 | 電子回路試験装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4625313A (ja) |
| EP (1) | EP0170878B1 (ja) |
| JP (1) | JPS6134639A (ja) |
| CA (1) | CA1237775A (ja) |
| DE (1) | DE3566929D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000012260A1 (fr) * | 1998-08-28 | 2000-03-09 | Mori Seiki Co., Ltd. | Procede de preparation de donnees d'usure d'outillage, d'estimation de degre d'usure d'outillage, et de decision d'utilisation d'outillage |
Families Citing this family (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5263170A (en) * | 1985-02-16 | 1993-11-16 | Omron Tateisi Electronics, Co. | Monitor circuit for detecting noise conditions through input output coincidence comparison |
| JPH0756503B2 (ja) * | 1985-11-26 | 1995-06-14 | 株式会社日立製作所 | 論理回路診断方法 |
| US4726024A (en) * | 1986-03-31 | 1988-02-16 | Mieczyslaw Mirowski | Fail safe architecture for a computer system |
| US4736374A (en) * | 1986-05-14 | 1988-04-05 | Grumman Aerospace Corporation | Automated test apparatus for use with multiple equipment |
| DE3732830A1 (de) * | 1987-09-29 | 1989-04-06 | Siemens Ag | Schaltungsanordnung zur pruefung der funktionsfaehigkeit einer komplexen schaltung |
| JP2583547B2 (ja) * | 1988-01-13 | 1997-02-19 | 株式会社日立製作所 | 半導体メモリ |
| US5528600A (en) * | 1991-01-28 | 1996-06-18 | Actel Corporation | Testability circuits for logic arrays |
| FR2675921B1 (fr) * | 1991-04-24 | 1993-08-20 | Hewlett Packard Co | Procede et dispositif de test d'une carte d'un systeme informatique. |
| US5504432A (en) * | 1993-08-31 | 1996-04-02 | Hewlett-Packard Company | System and method for detecting short, opens and connected pins on a printed circuit board using automatic test equipment |
| US5414364A (en) * | 1993-09-08 | 1995-05-09 | Actel Corporation | Apparatus and method for measuring programmed antifuse resistance |
| US5469396A (en) * | 1994-06-07 | 1995-11-21 | Actel Corporation | Apparatus and method determining the resistance of antifuses in an array |
| US6175939B1 (en) * | 1999-03-30 | 2001-01-16 | Credence Systems Corporation | Integrated circuit testing device with dual purpose analog and digital channels |
| US6705161B1 (en) * | 2000-08-08 | 2004-03-16 | Outland Technologies (Usa), Inc. | Positive displacement flow meter method and apparatus |
| US6774667B1 (en) | 2002-05-09 | 2004-08-10 | Actel Corporation | Method and apparatus for a flexible chargepump scheme for field-programmable gate arrays |
| US6891394B1 (en) | 2002-06-04 | 2005-05-10 | Actel Corporation | Field-programmable gate array low voltage differential signaling driver utilizing two complimentary output buffers |
| US7378867B1 (en) | 2002-06-04 | 2008-05-27 | Actel Corporation | Field-programmable gate array low voltage differential signaling driver utilizing two complimentary output buffers |
| US6765427B1 (en) | 2002-08-08 | 2004-07-20 | Actel Corporation | Method and apparatus for bootstrapping a programmable antifuse circuit |
| US7434080B1 (en) * | 2002-09-03 | 2008-10-07 | Actel Corporation | Apparatus for interfacing and testing a phase locked loop in a field programmable gate array |
| US6750674B1 (en) | 2002-10-02 | 2004-06-15 | Actel Corporation | Carry chain for use between logic modules in a field programmable gate array |
| US7269814B1 (en) | 2002-10-08 | 2007-09-11 | Actel Corporation | Parallel programmable antifuse field programmable gate array device (FPGA) and a method for programming and testing an antifuse FPGA |
| US6885218B1 (en) | 2002-10-08 | 2005-04-26 | Actel Corporation | Parallel programmable antifuse field programmable gate array device (FPGA) and a method for programming and testing an antifuse FPGA |
| US6727726B1 (en) | 2002-11-12 | 2004-04-27 | Actel Corporation | Field programmable gate array architecture including a buffer module and a method of distributing buffer modules in a field programmable gate array |
| US6946871B1 (en) | 2002-12-18 | 2005-09-20 | Actel Corporation | Multi-level routing architecture in a field programmable gate array having transmitters and receivers |
| US6891396B1 (en) | 2002-12-27 | 2005-05-10 | Actel Corporation | Repeatable block producing a non-uniform routing architecture in a field programmable gate array having segmented tracks |
| US7385420B1 (en) | 2002-12-27 | 2008-06-10 | Actel Corporation | Repeatable block producing a non-uniform routing architecture in a field programmable gate array having segmented tracks |
| US7375553B1 (en) | 2003-05-28 | 2008-05-20 | Actel Corporation | Clock tree network in a field programmable gate array |
| US6838902B1 (en) | 2003-05-28 | 2005-01-04 | Actel Corporation | Synchronous first-in/first-out block memory for a field programmable gate array |
| US6825690B1 (en) | 2003-05-28 | 2004-11-30 | Actel Corporation | Clock tree network in a field programmable gate array |
| US6867615B1 (en) | 2003-05-30 | 2005-03-15 | Actel Corporation | Dedicated input/output first in/first out module for a field programmable gate array |
| US7385419B1 (en) | 2003-05-30 | 2008-06-10 | Actel Corporation | Dedicated input/output first in/first out module for a field programmable gate array |
| US20130238830A1 (en) * | 2012-03-08 | 2013-09-12 | Honeywell International Inc. | Bus extension framework system |
| US10416897B2 (en) * | 2017-03-27 | 2019-09-17 | SK Hynix Inc. | Memory system with latency distribution optimization and an operating method thereof |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4914196A (ja) * | 1972-03-17 | 1974-02-07 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1131085A (en) * | 1966-03-25 | 1968-10-23 | Secr Defence | Improvements in or relating to the testing and repair of electronic digital computers |
| US3761695A (en) * | 1972-10-16 | 1973-09-25 | Ibm | Method of level sensitive testing a functional logic system |
| US4108358A (en) * | 1977-03-22 | 1978-08-22 | The Bendix Corporation | Portable circuit tester |
| US4194113A (en) * | 1978-04-13 | 1980-03-18 | Ncr Corporation | Method and apparatus for isolating faults in a logic circuit |
| US4317200A (en) * | 1978-10-20 | 1982-02-23 | Vlsi Technology Research Association | Method and device for testing a sequential circuit divided into a plurality of partitions |
| JPS5585264A (en) * | 1978-12-23 | 1980-06-27 | Toshiba Corp | Function test evaluation device for integrated circuit |
| DE3029883A1 (de) * | 1980-08-07 | 1982-03-11 | Ibm Deutschland Gmbh, 7000 Stuttgart | Schieberegister fuer pruef- und test-zwecke |
| US4455654B1 (en) * | 1981-06-05 | 1991-04-30 | Test apparatus for electronic assemblies employing a microprocessor | |
| US4503386A (en) * | 1982-04-20 | 1985-03-05 | International Business Machines Corporation | Chip partitioning aid (CPA)-A structure for test pattern generation for large logic networks |
| US4493078A (en) * | 1982-09-29 | 1985-01-08 | Siemens Corporation | Method and apparatus for testing a digital computer |
| US4519078A (en) * | 1982-09-29 | 1985-05-21 | Storage Technology Corporation | LSI self-test method |
| EP0135009A2 (de) * | 1983-08-12 | 1985-03-27 | Siemens Aktiengesellschaft | Die Erfindung bezieht sich auf eine Anordnung und ein Verfahren zum Prüfen eines Mikroprozessorsystem |
| US4534028A (en) * | 1983-12-01 | 1985-08-06 | Siemens Corporate Research & Support, Inc. | Random testing using scan path technique |
-
1984
- 1984-07-06 US US06/628,191 patent/US4625313A/en not_active Expired - Lifetime
-
1985
- 1985-06-25 CA CA000485128A patent/CA1237775A/en not_active Expired
- 1985-07-02 EP EP85108187A patent/EP0170878B1/en not_active Expired
- 1985-07-02 DE DE8585108187T patent/DE3566929D1/de not_active Expired
- 1985-07-05 JP JP14814985A patent/JPS6134639A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4914196A (ja) * | 1972-03-17 | 1974-02-07 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000012260A1 (fr) * | 1998-08-28 | 2000-03-09 | Mori Seiki Co., Ltd. | Procede de preparation de donnees d'usure d'outillage, d'estimation de degre d'usure d'outillage, et de decision d'utilisation d'outillage |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0170878B1 (en) | 1988-12-21 |
| EP0170878A1 (en) | 1986-02-12 |
| DE3566929D1 (en) | 1989-01-26 |
| JPH0416813B2 (ja) | 1992-03-25 |
| US4625313A (en) | 1986-11-25 |
| CA1237775A (en) | 1988-06-07 |
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