JPH11149421A - Ｐｃｉバストレース回路 - Google Patents
Ｐｃｉバストレース回路Info
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- JPH11149421A JPH11149421A JP9317558A JP31755897A JPH11149421A JP H11149421 A JPH11149421 A JP H11149421A JP 9317558 A JP9317558 A JP 9317558A JP 31755897 A JP31755897 A JP 31755897A JP H11149421 A JPH11149421 A JP H11149421A
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- pci bus
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- pci
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Abstract
(57)【要約】
【課題】 特別な測定機器を必要とすることなくＰＣＩ
バスの観測を可能とし、ＰＣＩバスで発生しているエラ
ーの要因を観測可能なＰＣＩバストレース回路を提供す
る。 【解決手段】 ＰＣＩバス解析回路２はＰＣＩバス１０
０上に発生する全てのトランザクションを解析し、エラ
ーが発生した時のトランザクションを保存するためにア
ドレス及びコマンドを保持し、書込み回路３にその保持
データを送るとともに、ＰＣＩバス１００で検出したエ
ラーをエラー検出回路６に通知する。エラー検出回路６
にはエラー通知を受取ると、その要因を書込み回路３に
送る。書込み回路３はＰＣＩバス解析回路２及びエラー
検出回路６からのデータをＲＡＭ５に書込む。読出し回
路４はシステムバス２００を介して指定されたエントリ
にあるＲＡＭ５のデータを読出してシステムバス２００
上に送出する。
バスの観測を可能とし、ＰＣＩバスで発生しているエラ
ーの要因を観測可能なＰＣＩバストレース回路を提供す
る。 【解決手段】 ＰＣＩバス解析回路２はＰＣＩバス１０
０上に発生する全てのトランザクションを解析し、エラ
ーが発生した時のトランザクションを保存するためにア
ドレス及びコマンドを保持し、書込み回路３にその保持
データを送るとともに、ＰＣＩバス１００で検出したエ
ラーをエラー検出回路６に通知する。エラー検出回路６
にはエラー通知を受取ると、その要因を書込み回路３に
送る。書込み回路３はＰＣＩバス解析回路２及びエラー
検出回路６からのデータをＲＡＭ５に書込む。読出し回
路４はシステムバス２００を介して指定されたエントリ
にあるＲＡＭ５のデータを読出してシステムバス２００
上に送出する。
Description
【０００１】
【発明の属する技術分野】本発明はＰＣＩバストレース
回路に関し、特にコンピュータ装置内部に配設されたＰ
ＣＩ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉ
ｎｔｅｒｃｏｎｎｅｃｔ）バスにおける不具合の原因解
析用のトレース回路に関する。
回路に関し、特にコンピュータ装置内部に配設されたＰ
ＣＩ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉ
ｎｔｅｒｃｏｎｎｅｃｔ）バスにおける不具合の原因解
析用のトレース回路に関する。
【０００２】
【従来の技術】従来、コンピュータ装置においては、高
速なバスインタフェースとしてＰＣＩバスが搭載されて
いるものがある。このＰＣＩバスをもったコンピュータ
においては障害発生時、あるいは製造過程での評価時に
ＰＣＩバスでなんらかの不具合が発生し、その原因を追
求する必要が生じた場合、解析用の外部回路をＰＣＩバ
スに接続したり、ロジックアナライザ（Ｌｏｇｉｃ Ａ
ｎａｌｙｚｅｒ）を用いる方法が一般的である。
速なバスインタフェースとしてＰＣＩバスが搭載されて
いるものがある。このＰＣＩバスをもったコンピュータ
においては障害発生時、あるいは製造過程での評価時に
ＰＣＩバスでなんらかの不具合が発生し、その原因を追
求する必要が生じた場合、解析用の外部回路をＰＣＩバ
スに接続したり、ロジックアナライザ（Ｌｏｇｉｃ Ａ
ｎａｌｙｚｅｒ）を用いる方法が一般的である。
【０００３】ロジックアナライザ等は、一般に、ＬＳＩ
（大規模集積回路）の設計上のバグをＬＳＩデバイス自
体からデバッグする際に、ＬＳＩ入出力端子の情報を得
るために用いられており、ロジックアナライザでＬＳＩ
入出力端子の電圧を直接測定することでＬＳＩ入出力端
子の情報を得ている。
（大規模集積回路）の設計上のバグをＬＳＩデバイス自
体からデバッグする際に、ＬＳＩ入出力端子の情報を得
るために用いられており、ロジックアナライザでＬＳＩ
入出力端子の電圧を直接測定することでＬＳＩ入出力端
子の情報を得ている。
【０００４】尚、ＬＳＩ入出力端子の情報を得る方法と
しては、そのＬＳＩを用いるシステムにバストレース機
能を組込む方法もある。この設計上のバグをＬＳＩデバ
イス自体からデバッグする際にＬＳＩ入出力端子の情報
を得る方法については、特開平８−６３３７４号公報等
に開示されている。
しては、そのＬＳＩを用いるシステムにバストレース機
能を組込む方法もある。この設計上のバグをＬＳＩデバ
イス自体からデバッグする際にＬＳＩ入出力端子の情報
を得る方法については、特開平８−６３３７４号公報等
に開示されている。
【０００５】
【発明が解決しようとする課題】上述した従来のＰＣＩ
バストレース方法では、解析用の外部回路をＰＣＩバス
に接続したり、ロジックアナライザを用いているので、
ＰＣＩバスのピンからの情報ではエラーの要因を特定す
ることができず、ＰＣＩバスでエラーが発生しているこ
とは分かっても、エラーの要因を知ることはできない。
バストレース方法では、解析用の外部回路をＰＣＩバス
に接続したり、ロジックアナライザを用いているので、
ＰＣＩバスのピンからの情報ではエラーの要因を特定す
ることができず、ＰＣＩバスでエラーが発生しているこ
とは分かっても、エラーの要因を知ることはできない。
【０００６】また、解析用の外部回路を使用する場合に
はボードにそのためのスペースが必要となってしまう。
さらに、解析用の外部回路を使用しない場合であって
も、観測用の特別な機器が必要となる。
はボードにそのためのスペースが必要となってしまう。
さらに、解析用の外部回路を使用しない場合であって
も、観測用の特別な機器が必要となる。
【０００７】そこで、本発明の目的は上記の問題点を解
消し、特別な測定機器を必要とすることなくＰＣＩバス
の観測を行うことができ、ＰＣＩバスで発生しているエ
ラーの要因を観測することができるＰＣＩバストレース
回路を提供することにある。
消し、特別な測定機器を必要とすることなくＰＣＩバス
の観測を行うことができ、ＰＣＩバスで発生しているエ
ラーの要因を観測することができるＰＣＩバストレース
回路を提供することにある。
【０００８】
【課題を解決するための手段】本発明によるＰＣＩバス
トレース回路は、ブリッジ回路を介してシステムバスに
接続されるＰＣＩバスにおける不具合の原因の解析を行
うためのＰＣＩバストレース回路であって、前記ＰＣＩ
バスで発生しているエラーの要因を観測する観測手段を
前記ブリッジ回路に備えている。
トレース回路は、ブリッジ回路を介してシステムバスに
接続されるＰＣＩバスにおける不具合の原因の解析を行
うためのＰＣＩバストレース回路であって、前記ＰＣＩ
バスで発生しているエラーの要因を観測する観測手段を
前記ブリッジ回路に備えている。
【０００９】本発明による他のＰＣＩバストレース回路
は、ブリッジ回路を介してシステムバスに接続されるＰ
ＣＩバスにおける不具合の原因の解析を行うためのＰＣ
Ｉバストレース回路であって、前記ＰＣＩバス上に発生
する全てのトランザクションを解析するＰＣＩバス解析
手段と、前記ＰＣＩバス解析手段で前記ＰＣＩバスで発
生しているエラーが検出された時にその要因を前記ＰＣ
Ｉバスから取出す手段と、前記ＰＣＩバスで発生してい
るエラーが検出された時の要因を保持する保持手段と、
前記前記ＰＣＩバスから取出された要因を前記保持手段
に書込む書込み手段と、前記システムバスを介して入力
される読出し要求に応じて前記保持手段に保持された前
記要因を読出して前記システムバスに出力する読出し手
段とを前記ブリッジ回路に備えている。
は、ブリッジ回路を介してシステムバスに接続されるＰ
ＣＩバスにおける不具合の原因の解析を行うためのＰＣ
Ｉバストレース回路であって、前記ＰＣＩバス上に発生
する全てのトランザクションを解析するＰＣＩバス解析
手段と、前記ＰＣＩバス解析手段で前記ＰＣＩバスで発
生しているエラーが検出された時にその要因を前記ＰＣ
Ｉバスから取出す手段と、前記ＰＣＩバスで発生してい
るエラーが検出された時の要因を保持する保持手段と、
前記前記ＰＣＩバスから取出された要因を前記保持手段
に書込む書込み手段と、前記システムバスを介して入力
される読出し要求に応じて前記保持手段に保持された前
記要因を読出して前記システムバスに出力する読出し手
段とを前記ブリッジ回路に備えている。
【００１０】すなわち、本発明のＰＣＩバストレース回
路は、解析回路をホストブリッジ（Ｈｏｓｔ Ｂｒｉｄ
ｇｅ）に内蔵し、ＰＣＩバスで発生したエラー要因の保
存や読出しを可能としている。
路は、解析回路をホストブリッジ（Ｈｏｓｔ Ｂｒｉｄ
ｇｅ）に内蔵し、ＰＣＩバスで発生したエラー要因の保
存や読出しを可能としている。
【００１１】より具体的には、エラー検出回路でＰＣＩ
バスとシステムバス（ＳｙｓｔｅｍＢｕｓ）と内部ロジ
ックとによるエラーを検出してその要因を特定し、特定
が可能な場合にはその要因を書込み回路に伝える。
バスとシステムバス（ＳｙｓｔｅｍＢｕｓ）と内部ロジ
ックとによるエラーを検出してその要因を特定し、特定
が可能な場合にはその要因を書込み回路に伝える。
【００１２】ＰＣＩバス解析回路によってエラーが発生
した時のＰＣＩバストランザクション（ＰＣＩ Ｂｕｓ
Ｔｒａｎｓａｃｔｉｏｎ）を保存するために、ＰＣＩ
バスの動作を２進化して書込み回路に伝える。
した時のＰＣＩバストランザクション（ＰＣＩ Ｂｕｓ
Ｔｒａｎｓａｃｔｉｏｎ）を保存するために、ＰＣＩ
バスの動作を２進化して書込み回路に伝える。
【００１３】書込み回路はエラー検出回路とＰＣＩバス
解析回路とから受取った情報をメモリに書込む。エラー
要因の読出しには読出し回路を使用し、システムバスを
通して行う。
解析回路とから受取った情報をメモリに書込む。エラー
要因の読出しには読出し回路を使用し、システムバスを
通して行う。
【００１４】上記のように、ＰＣＩバスで発生している
エラーの要因を観測するための回路をＰＣＩバスに必須
デバイスであるホストブリッジに内蔵することで、ＰＣ
Ｉバスに解析用の外付回路を接続する必要がなくなり、
ボードの面積を削減することができるとともに、ＰＣＩ
バスで発生しているエラーの要因を観測することが可能
となる。
エラーの要因を観測するための回路をＰＣＩバスに必須
デバイスであるホストブリッジに内蔵することで、ＰＣ
Ｉバスに解析用の外付回路を接続する必要がなくなり、
ボードの面積を削減することができるとともに、ＰＣＩ
バスで発生しているエラーの要因を観測することが可能
となる。
【００１５】また、ホストブリッジ内で確認されかつ外
部から観測することができないエラー要因をＲＡＭ（ラ
ンダムアクセスメモリ）に保存しておき、その保存した
トレースデータをプロセッサによって読出すことで、特
別な測定機器を必要とすることなくＰＣＩバスの観測を
行うことが可能となる。
部から観測することができないエラー要因をＲＡＭ（ラ
ンダムアクセスメモリ）に保存しておき、その保存した
トレースデータをプロセッサによって読出すことで、特
別な測定機器を必要とすることなくＰＣＩバスの観測を
行うことが可能となる。
【００１６】
【発明の実施の形態】次に、本発明の実施例について図
面を参照して説明する。図１は本発明の一実施例の構成
を示すブロック図である。図において、ホストブリッジ
１はＰＣＩバス（ＰＣＩ Ｂｕｓ）１００とシステムバ
ス（Ｓｙｓｔｅｍ Ｂｕｓ）２００とを接続するために
配設されている。
面を参照して説明する。図１は本発明の一実施例の構成
を示すブロック図である。図において、ホストブリッジ
１はＰＣＩバス（ＰＣＩ Ｂｕｓ）１００とシステムバ
ス（Ｓｙｓｔｅｍ Ｂｕｓ）２００とを接続するために
配設されている。
【００１７】ホストブリッジ１はＰＣＩバス解析回路２
と、書込み回路３と、読出し回路４と、ＲＡＭ（ランダ
ムアクセスメモリ）５と、エラー検出回路６とを内蔵し
ている。ここで、ＰＣＩバス解析回路２はＰＣＩバス１
００に、読出し回路４はシステムバス２００に、エラー
検出回路６はＰＣＩインタフェース回路（以下、ＰＣＩ
Ｉ／Ｆ回路とする）７を介してＰＣＩバス１００に夫
々接続されている。
と、書込み回路３と、読出し回路４と、ＲＡＭ（ランダ
ムアクセスメモリ）５と、エラー検出回路６とを内蔵し
ている。ここで、ＰＣＩバス解析回路２はＰＣＩバス１
００に、読出し回路４はシステムバス２００に、エラー
検出回路６はＰＣＩインタフェース回路（以下、ＰＣＩ
Ｉ／Ｆ回路とする）７を介してＰＣＩバス１００に夫
々接続されている。
【００１８】ＰＣＩバス解析回路２はＰＣＩバス１００
上に発生する全てのトランザクション（Ｔｒａｎｓａｃ
ｔｉｏｎ）を解析し、エラーが発生した時のトランザク
ションを保存するためにアドレス及びコマンドを保持
し、書込み回路３にデータ（アドレス及びコマンド）を
送る。このとき、ＰＣＩバス解析回路２はＰＣＩバス１
００でエラーを検出した場合、その旨をエラー検出回路
６に通知する。
上に発生する全てのトランザクション（Ｔｒａｎｓａｃ
ｔｉｏｎ）を解析し、エラーが発生した時のトランザク
ションを保存するためにアドレス及びコマンドを保持
し、書込み回路３にデータ（アドレス及びコマンド）を
送る。このとき、ＰＣＩバス解析回路２はＰＣＩバス１
００でエラーを検出した場合、その旨をエラー検出回路
６に通知する。
【００１９】エラー検出回路６にはＰＣＩバス解析回路
２及びＰＣＩ Ｉ／Ｆ回路７各々の出力が入力される。
エラー検出回路６はＰＣＩバス解析回路２からエラー通
知を受取ると、その要因をＰＣＩ Ｉ／Ｆ回路７から受
取って書込み回路３に送る。
２及びＰＣＩ Ｉ／Ｆ回路７各々の出力が入力される。
エラー検出回路６はＰＣＩバス解析回路２からエラー通
知を受取ると、その要因をＰＣＩ Ｉ／Ｆ回路７から受
取って書込み回路３に送る。
【００２０】書込み回路３はＲＡＭ５に対するインタフ
ェースを持ち、ＰＣＩバス解析回路２とエラー検出回路
６とから送られてきたデータ（アドレス、コマンド、要
因）をＲＡＭ５の適当なエントリに書込む。書込んだデ
ータの読出しには読出し回路４が用いられる。
ェースを持ち、ＰＣＩバス解析回路２とエラー検出回路
６とから送られてきたデータ（アドレス、コマンド、要
因）をＲＡＭ５の適当なエントリに書込む。書込んだデ
ータの読出しには読出し回路４が用いられる。
【００２１】読出し回路４はＲＡＭ５に対するインタフ
ェースを持ち、システムバス２００から指定されたエン
トリにあるＲＡＭ５のデータを読出してシステムバス２
００上に送出する。
ェースを持ち、システムバス２００から指定されたエン
トリにあるＲＡＭ５のデータを読出してシステムバス２
００上に送出する。
【００２２】図２は図１のＰＣＩバス解析回路２の構成
を示すブロック図である。図において、ＰＣＩバス解析
回路２はトランザクションスタートパルス（Ｔｒａｎｓ
ａｃｔｉｏｎ Ｓｔａｒｔ Ｐｕｌｓｅ）（１Ｔ Ｐｕ
ｌｓｅ）発生回路２１と、アンド回路２２，２４と、フ
リップフロップ（以下、Ｆ／Ｆとする）２３，２５と、
ノット回路２６とから構成されている。
を示すブロック図である。図において、ＰＣＩバス解析
回路２はトランザクションスタートパルス（Ｔｒａｎｓ
ａｃｔｉｏｎ Ｓｔａｒｔ Ｐｕｌｓｅ）（１Ｔ Ｐｕ
ｌｓｅ）発生回路２１と、アンド回路２２，２４と、フ
リップフロップ（以下、Ｆ／Ｆとする）２３，２５と、
ノット回路２６とから構成されている。
【００２３】トランザクションスタートパルス発生回路
２１はＰＣＩバス１００のＦＲＡＭＥ（フレームを転送
する信号線）と、ＤＥＶＳＥＬ（アクセスを受けたバス
スレーブによってアサートされる信号線）と、ＩＲＤＹ
（バスマスタがデータ転送可能な状態であることを示す
信号線）と、ＴＲＤＹ（バススレーブがデータ転送可能
な状態であることを示す信号線）とに接続され、トラン
ザクションの開始時にアサートされる１Ｔパルス（１Ｔ
Ｐｕｌｓｅ）（トランザクション開始信号：Ｓｔａｒ
ｔ）を生成する。
２１はＰＣＩバス１００のＦＲＡＭＥ（フレームを転送
する信号線）と、ＤＥＶＳＥＬ（アクセスを受けたバス
スレーブによってアサートされる信号線）と、ＩＲＤＹ
（バスマスタがデータ転送可能な状態であることを示す
信号線）と、ＴＲＤＹ（バススレーブがデータ転送可能
な状態であることを示す信号線）とに接続され、トラン
ザクションの開始時にアサートされる１Ｔパルス（１Ｔ
Ｐｕｌｓｅ）（トランザクション開始信号：Ｓｔａｒ
ｔ）を生成する。
【００２４】Ｆ／Ｆ２３，２５はトランザクションスタ
ートパルス発生回路２１で生成された信号を基に、アン
ド回路２２，２４を介して入力されるアドレス（Ａｄｄ
ｒｒｅｓｓ）［ＡＤ（アドレスデータを転送する信号
線）から入力されるアドレス］及びコマンド（Ｃｏｍｍ
ａｎｄ）［Ｃ／ＢＥ（バスコマンドを転送する信号線）
から入力されるコマンド］を保持する。ノット回路２６
はトランザクション終了信号（ＳＴＯＰ）線がアサート
された場合、エラー要因を検出するためにエラー信号
（Ｅｒｒｏｒ）を作成する。
ートパルス発生回路２１で生成された信号を基に、アン
ド回路２２，２４を介して入力されるアドレス（Ａｄｄ
ｒｒｅｓｓ）［ＡＤ（アドレスデータを転送する信号
線）から入力されるアドレス］及びコマンド（Ｃｏｍｍ
ａｎｄ）［Ｃ／ＢＥ（バスコマンドを転送する信号線）
から入力されるコマンド］を保持する。ノット回路２６
はトランザクション終了信号（ＳＴＯＰ）線がアサート
された場合、エラー要因を検出するためにエラー信号
（Ｅｒｒｏｒ）を作成する。
【００２５】図３は図１の書込み回路３の構成を示すブ
ロック図である。図において、書込み回路３はカウンタ
３１と、比較器３２と、ライトイネーブル（ＷＥ）制御
回路３３とから構成されている。
ロック図である。図において、書込み回路３はカウンタ
３１と、比較器３２と、ライトイネーブル（ＷＥ）制御
回路３３とから構成されている。
【００２６】書込み回路３の出力となるデータとしては
エラー検出回路６及びＰＣＩバス解析回路２から受取っ
たアドレス（Ａｄｄｒｅｓｓ）、コマンド（Ｃｏｍｍａ
ｎｄ）、要因（Ｆａｃｔｏｒ）がそのまま出力される。
また、書込み回路３はＰＣＩバス解析回路２で生成され
たトランザクション開始信号（１Ｔパルス：Ｓｔａｒ
ｔ）をライトイネーブル制御回路３３によってＲＡＭラ
イトイネーブル（ＷＥ）信号として出力する。
エラー検出回路６及びＰＣＩバス解析回路２から受取っ
たアドレス（Ａｄｄｒｅｓｓ）、コマンド（Ｃｏｍｍａ
ｎｄ）、要因（Ｆａｃｔｏｒ）がそのまま出力される。
また、書込み回路３はＰＣＩバス解析回路２で生成され
たトランザクション開始信号（１Ｔパルス：Ｓｔａｒ
ｔ）をライトイネーブル制御回路３３によってＲＡＭラ
イトイネーブル（ＷＥ）信号として出力する。
【００２７】さらに、書込み回路３はエラー発生時にエ
ラー信号（Ｅｒｒｏｒ）を基にＲＡＭライトイネーブル
信号を生成する。さらにまた、書込み回路３はカウンタ
３１でＰＣＩバス解析回路２から供給されるトランザク
ション開始信号（１Ｔパルス：Ｓｔａｒｔ）をカウント
し、比較器３２によってカウンタ３１のカウンタ値を予
め設定されたＲＡＭ５のエントリ数と比較する。
ラー信号（Ｅｒｒｏｒ）を基にＲＡＭライトイネーブル
信号を生成する。さらにまた、書込み回路３はカウンタ
３１でＰＣＩバス解析回路２から供給されるトランザク
ション開始信号（１Ｔパルス：Ｓｔａｒｔ）をカウント
し、比較器３２によってカウンタ３１のカウンタ値を予
め設定されたＲＡＭ５のエントリ数と比較する。
【００２８】書込み回路３はカウンタ３１のカウンタ値
が設定値内であれば、そのカウンタ値をＲＡＭ５のアド
レスとする。つまり、１トランザクションをＲＡＭ５の
１エントリに割リ当て、エントリ数をオーバしていれ
ば、カウンタ３１をリセットする。
が設定値内であれば、そのカウンタ値をＲＡＭ５のアド
レスとする。つまり、１トランザクションをＲＡＭ５の
１エントリに割リ当て、エントリ数をオーバしていれ
ば、カウンタ３１をリセットする。
【００２９】図４は図１の読出し回路４の構成を示すブ
ロック図である。図において、読出し回路４はカウンタ
４１と、比較器４２とから構成されている。カウンタ４
１はエラー信号が有効となると、書込み回路３からのア
ドレスの値をコピーする。また、カウンタ４１はシステ
ムバス２００からのＲＡＭ５へのリード要求（Ｒｅａｄ
Ｒｅｑｕｅｓｔ）の回数をカウントする。
ロック図である。図において、読出し回路４はカウンタ
４１と、比較器４２とから構成されている。カウンタ４
１はエラー信号が有効となると、書込み回路３からのア
ドレスの値をコピーする。また、カウンタ４１はシステ
ムバス２００からのＲＡＭ５へのリード要求（Ｒｅａｄ
Ｒｅｑｕｅｓｔ）の回数をカウントする。
【００３０】比較器４２はカウンタ４１のカウンタ値を
予め設定されたＲＡＭ５のエントリ数と比較し、カウン
タ４１のカウンタ値がエントリ数をオーバしていれば、
カウンタ４１をリセットする。
予め設定されたＲＡＭ５のエントリ数と比較し、カウン
タ４１のカウンタ値がエントリ数をオーバしていれば、
カウンタ４１をリセットする。
【００３１】図５は図１のエラー検出回路６の構成を示
すブロック図である。図において、エラー検出回路６は
エンコーダ６１と、アンド回路６２、Ｆ／Ｆ６３とから
構成されている。
すブロック図である。図において、エラー検出回路６は
エンコーダ６１と、アンド回路６２、Ｆ／Ｆ６３とから
構成されている。
【００３２】エンコーダ６１は２n 個のエラー要因をｎ
ｂｉｔにエンコードし、そのエンコードされた要因を、
ＰＣＩバス解析回路２で生成されたエラー信号を基にア
ンド回路６２を介してＦ／Ｆ６３にセットする。
ｂｉｔにエンコードし、そのエンコードされた要因を、
ＰＣＩバス解析回路２で生成されたエラー信号を基にア
ンド回路６２を介してＦ／Ｆ６３にセットする。
【００３３】図６は本発明の一実施例の正常時の動作を
示すタイミングチャートであり、図７は本発明の一実施
例のエラー発生時の動作を示すタイミングチャートであ
り、図８は図１の書込み回路３の出力であるデータの内
容例を示す図である。
示すタイミングチャートであり、図７は本発明の一実施
例のエラー発生時の動作を示すタイミングチャートであ
り、図８は図１の書込み回路３の出力であるデータの内
容例を示す図である。
【００３４】図８において、書込み回路３の出力である
データはアドレス［ＡＤＤＲ（３２）］と、コマンド
［ＣＢＥ（４）］と、トランザクション終了信号［ＳＴ
ＯＰ（４）］と、リトライ要因［ＲＥ（２）］と、ター
ゲートアボート［ＴＡ（２）］と、ディスコネクト［Ｄ
Ｓ（２）］と、マスタアボート［ＭＡ（２）］とからな
っている。
データはアドレス［ＡＤＤＲ（３２）］と、コマンド
［ＣＢＥ（４）］と、トランザクション終了信号［ＳＴ
ＯＰ（４）］と、リトライ要因［ＲＥ（２）］と、ター
ゲートアボート［ＴＡ（２）］と、ディスコネクト［Ｄ
Ｓ（２）］と、マスタアボート［ＭＡ（２）］とからな
っている。
【００３５】ここで、トランザクション終了信号が“０
０００”であればノーマルトランザクション（Ｎｏｒｍ
ａｌ Ｔｒａｎｓａｃｔｉｏｎ）を、“０００１”であ
ればリトライ（Ｒｅｔｒｙ）（再試行）を、“００１
０”であればターゲートアボート（Ｔａｒｇｅｔ Ａｂ
ｏｒｔ）（ターゲット異常終了）を、“０１００”であ
ればディスコネクト（Ｄｉｓｃｏｎｎｅｃｔ）（切断）
を、“１０００”であればマスタアボート（Ｍａｓｔｅ
ｒ Ａｂｏｒｔ）（マスタ異常終了）を夫々示してい
る。
０００”であればノーマルトランザクション（Ｎｏｒｍ
ａｌ Ｔｒａｎｓａｃｔｉｏｎ）を、“０００１”であ
ればリトライ（Ｒｅｔｒｙ）（再試行）を、“００１
０”であればターゲートアボート（Ｔａｒｇｅｔ Ａｂ
ｏｒｔ）（ターゲット異常終了）を、“０１００”であ
ればディスコネクト（Ｄｉｓｃｏｎｎｅｃｔ）（切断）
を、“１０００”であればマスタアボート（Ｍａｓｔｅ
ｒ Ａｂｏｒｔ）（マスタ異常終了）を夫々示してい
る。
【００３６】これら図１〜図８を参照して本発明の一実
施例によるＰＣＩバストレースの動作について説明す
る。尚、本発明の一実施例ではＰＣＩバス１００におけ
るエラートランザクションを、リトライ（再試行）、タ
ーゲートアボート（ターゲット異常終了）、ディスコネ
クト（切断）、マスタアボート（マスタ異常終了）の４
つとする。
施例によるＰＣＩバストレースの動作について説明す
る。尚、本発明の一実施例ではＰＣＩバス１００におけ
るエラートランザクションを、リトライ（再試行）、タ
ーゲートアボート（ターゲット異常終了）、ディスコネ
クト（切断）、マスタアボート（マスタ異常終了）の４
つとする。
【００３７】また、エラー要因は各エラートランザクシ
ョンに対して４種ずつ存在すると仮定する。さらに、記
憶可能なＲＡＭ５のエントリ数を６４とする。図６を参
照すると、タイミングＴ１〜Ｔ２，Ｔ３〜Ｔ４ではエラ
ーのない正常なトランザクションが行われている。
ョンに対して４種ずつ存在すると仮定する。さらに、記
憶可能なＲＡＭ５のエントリ数を６４とする。図６を参
照すると、タイミングＴ１〜Ｔ２，Ｔ３〜Ｔ４ではエラ
ーのない正常なトランザクションが行われている。
【００３８】この時にはＰＣＩバス解析回路２、書込み
回路３によってトランザクションのアドレス及びコマン
ドがＲＡＭ５の１エントリに保存される。図６をみる
と、まずＰＣＩバス Ｉ／Ｆ回路７によって生成された
トランザクション開始信号（Ｓｔａｒｔ）を基にタイミ
ングＴ１でのアドレス及びコマンドをＦ／Ｆ２３，２５
に保持する。
回路３によってトランザクションのアドレス及びコマン
ドがＲＡＭ５の１エントリに保存される。図６をみる
と、まずＰＣＩバス Ｉ／Ｆ回路７によって生成された
トランザクション開始信号（Ｓｔａｒｔ）を基にタイミ
ングＴ１でのアドレス及びコマンドをＦ／Ｆ２３，２５
に保持する。
【００３９】Ｆ／Ｆ２３，２５に保持されたデータは次
のトランザクションであるタイミングＴ４で書込み回路
３によってＲＡＭ５に書込まれる。書込み回路３のカウ
ンタ３１はトランザクション開始信号をカウントし、そ
のカウンタ値が６４を越えると０にリセットされ、一番
古いエントリを上書きすることになる。これによって、
６４個のトランザクションを保存することができる。
のトランザクションであるタイミングＴ４で書込み回路
３によってＲＡＭ５に書込まれる。書込み回路３のカウ
ンタ３１はトランザクション開始信号をカウントし、そ
のカウンタ値が６４を越えると０にリセットされ、一番
古いエントリを上書きすることになる。これによって、
６４個のトランザクションを保存することができる。
【００４０】次に図７を参照すると、タイミングＴ５で
エラーが発生している（ここでは、ターゲットアボー
ト）。この時、ＰＣＩバス解析回路２で生成されたトラ
ンザクション開始信号エラーによってエラー検出回路６
でエンコードされた要因が有効となり、書込み回路３に
送られる。
エラーが発生している（ここでは、ターゲットアボー
ト）。この時、ＰＣＩバス解析回路２で生成されたトラ
ンザクション開始信号エラーによってエラー検出回路６
でエンコードされた要因が有効となり、書込み回路３に
送られる。
【００４１】ここで、各エラーの要因は４種なので、エ
ラー検出回路６のエンコーダ６１への入力線４本のうち
の１本がアサートされ（ここでは“００１０”とす
る）、結果（ここでは、１０）が要因として書込み回路
３に送信される。書込み回路３ではエラー信号を基にＲ
ＡＭ５へのライトイネーブル信号を生成し、ＲＡＭ５へ
の書込みを行う。この時の書込み回路３の出力であるデ
ータの内容を図８に示す。
ラー検出回路６のエンコーダ６１への入力線４本のうち
の１本がアサートされ（ここでは“００１０”とす
る）、結果（ここでは、１０）が要因として書込み回路
３に送信される。書込み回路３ではエラー信号を基にＲ
ＡＭ５へのライトイネーブル信号を生成し、ＲＡＭ５へ
の書込みを行う。この時の書込み回路３の出力であるデ
ータの内容を図８に示す。
【００４２】一度エラーが発生すると、書込み回路３の
ライトイネーブル制御回路３２のリセットを行わない限
り、継続のトランザクションの書込みが行われず、セッ
トされたエラー要因への上書きを保護している。
ライトイネーブル制御回路３２のリセットを行わない限
り、継続のトランザクションの書込みが行われず、セッ
トされたエラー要因への上書きを保護している。
【００４３】ＲＡＭ５に書込まれたデータの読出しは読
出し回路４によって実現される。すなわち、システムバ
ス２００上で適当に割り当てられたアドレスをアクセス
することによって、ＲＡＭ５からデータを読出すことが
できる。
出し回路４によって実現される。すなわち、システムバ
ス２００上で適当に割り当てられたアドレスをアクセス
することによって、ＲＡＭ５からデータを読出すことが
できる。
【００４４】読出し回路４のカウンタ４１はエラー信号
線が有効となった時点で、書込み回路３のカウンタ３１
の値をコピーし、システムバス２００からリードを行う
たびにインクリメントしていく。このことによって、シ
ステムバス２００上の単一のアドレスを連続でアクセス
することによって、一番古いエントリの内容から順次リ
ードすることができる。
線が有効となった時点で、書込み回路３のカウンタ３１
の値をコピーし、システムバス２００からリードを行う
たびにインクリメントしていく。このことによって、シ
ステムバス２００上の単一のアドレスを連続でアクセス
することによって、一番古いエントリの内容から順次リ
ードすることができる。
【００４５】図９は本発明の他の実施例を示すブロック
図である。図において、本発明の他の実施例ではＰＣＩ
バス１００と書込み回路３との間にＩ／Ｏ ＴＬＢ回路
（ＰＣＩバスアドレス／システムバスアドレス変換回
路）９を設けた以外は、図１に示す本発明の一実施例と
同様の構成となっており、同一構成要素には同一符号を
付してある。また、同一構成要素の動作は本発明の一実
施例と同様である。
図である。図において、本発明の他の実施例ではＰＣＩ
バス１００と書込み回路３との間にＩ／Ｏ ＴＬＢ回路
（ＰＣＩバスアドレス／システムバスアドレス変換回
路）９を設けた以外は、図１に示す本発明の一実施例と
同様の構成となっており、同一構成要素には同一符号を
付してある。また、同一構成要素の動作は本発明の一実
施例と同様である。
【００４６】ホストブリッジ８のＩ／Ｏ ＴＬＢ回路９
はＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓ
ｓ）転送におけるＰＣＩバスアドレス／システムバスア
ドレスの変換を行い、変換後のアドレスを書込み回路３
に送信することによって、変換アドレスを論理アドレス
と対応づけて保存することが可能となる。これによっ
て、ＲＡＭ５内に保存するデータの情報量を大きくする
ことが可能となる。
はＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓ
ｓ）転送におけるＰＣＩバスアドレス／システムバスア
ドレスの変換を行い、変換後のアドレスを書込み回路３
に送信することによって、変換アドレスを論理アドレス
と対応づけて保存することが可能となる。これによっ
て、ＲＡＭ５内に保存するデータの情報量を大きくする
ことが可能となる。
【００４７】このように、エラー検出回路６でＰＣＩバ
ス１００とシステムバス２００と内部ロジックとによる
エラーを検出してその要因を特定し、特定が可能な場合
にその要因を書込み回路３に伝えるとともに、ＰＣＩバ
ス解析回路２によってエラーが発生した時のＰＣＩバス
トランザクションを保存するために、ＰＣＩバス１００
の動作を２進化して書込み回路３に伝え、書込み回路３
でエラー検出回路６とＰＣＩバス解析回路２とから受取
った情報をＲＡＭ５に書込み、ＲＡＭ５からのエラー要
因の読出しに読出し回路４を使用し、システムバス２０
０を通して行うことによって、ＰＣＩバス１００に必須
デバイスであるホストブリッジ１，８にＰＣＩバストレ
ース用の回路を内蔵することができ、ＰＣＩバス１００
への解析用の外付回路やロジックアナライザ等の接続が
不要となり、ＰＣＩバスボードの面積を削減することが
できる。
ス１００とシステムバス２００と内部ロジックとによる
エラーを検出してその要因を特定し、特定が可能な場合
にその要因を書込み回路３に伝えるとともに、ＰＣＩバ
ス解析回路２によってエラーが発生した時のＰＣＩバス
トランザクションを保存するために、ＰＣＩバス１００
の動作を２進化して書込み回路３に伝え、書込み回路３
でエラー検出回路６とＰＣＩバス解析回路２とから受取
った情報をＲＡＭ５に書込み、ＲＡＭ５からのエラー要
因の読出しに読出し回路４を使用し、システムバス２０
０を通して行うことによって、ＰＣＩバス１００に必須
デバイスであるホストブリッジ１，８にＰＣＩバストレ
ース用の回路を内蔵することができ、ＰＣＩバス１００
への解析用の外付回路やロジックアナライザ等の接続が
不要となり、ＰＣＩバスボードの面積を削減することが
できる。
【００４８】また、ホストブリッジ１，８内で確認され
かつ外部からは観測できないエラー要因をＲＡＭ５に保
存しておくことによって、ＰＣＩバス１００で発生して
いるエラーの要因を観測することができる。
かつ外部からは観測できないエラー要因をＲＡＭ５に保
存しておくことによって、ＰＣＩバス１００で発生して
いるエラーの要因を観測することができる。
【００４９】さらに、ＲＡＭ５に保存したトレースデー
タを読出し回路４とシステムバス２００とを用いてプロ
セッサ（図示せず）によって読出すことで、特別な測定
機器を必要とすることなく、ＰＣＩバス１００を観測す
ることができる。
タを読出し回路４とシステムバス２００とを用いてプロ
セッサ（図示せず）によって読出すことで、特別な測定
機器を必要とすることなく、ＰＣＩバス１００を観測す
ることができる。
【００５０】
【発明の効果】以上説明したように本発明によれば、ブ
リッジ回路を介してシステムバスに接続されるＰＣＩバ
スにおける不具合の原因の解析を行うためのＰＣＩバス
トレース回路において、ＰＣＩバスで発生しているエラ
ーの要因を観測する手段と、そのエラーの要因を保持す
る手段と、システムバスからの要求に応じてエラーの要
因を読出してシステムバス上に送出する手段とをブリッ
ジ回路に内蔵することによって、特別な測定機器を必要
とすることなくＰＣＩバスの観測を行うことができ、Ｐ
ＣＩバスで発生しているエラーの要因を観測することが
できるという効果がある。
リッジ回路を介してシステムバスに接続されるＰＣＩバ
スにおける不具合の原因の解析を行うためのＰＣＩバス
トレース回路において、ＰＣＩバスで発生しているエラ
ーの要因を観測する手段と、そのエラーの要因を保持す
る手段と、システムバスからの要求に応じてエラーの要
因を読出してシステムバス上に送出する手段とをブリッ
ジ回路に内蔵することによって、特別な測定機器を必要
とすることなくＰＣＩバスの観測を行うことができ、Ｐ
ＣＩバスで発生しているエラーの要因を観測することが
できるという効果がある。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】図１のＰＣＩバス解析回路の構成を示すブロッ
ク図である。
ク図である。
【図３】図１の書込み回路の構成を示すブロック図であ
る。
る。
【図４】図１の読出し回路の構成を示すブロック図であ
る。
る。
【図５】図１のエラー検出回路の構成を示すブロック図
である。
である。
【図６】本発明の一実施例の正常時の動作を示すタイミ
ングチャートである。
ングチャートである。
【図７】本発明の一実施例のエラー発生時の動作を示す
タイミングチャートである。
タイミングチャートである。
【図８】図１の書込み回路の出力であるデータの内容例
を示す図である。
を示す図である。
【図９】本発明の他の実施例を示すブロック図である。
１，８ ホストブリッジ ２ ＰＣＩバス解析回路 ３ 書込み回路 ４ 読出し回路 ５ ＲＡＭ ６ エラー検出回路 ７ ＰＣＩインタフェース回路 ９ Ｉ／Ｏ ＴＬＢ回路 ２１ トランザクションスタートパルス発生回路 ２２，２４，６２ アンド回路 ２３，２５，６３ フリップフロップ ２６ ノット回路 ３１，４１ カウンタ ３２，４２ 比較器 ３３ ライトイネーブル制御回路 ６１ エンコーダ １００ ＰＣＩバス ２００ システムバス
Claims (8)
- 【請求項１】 ブリッジ回路を介してシステムバスに接
続されるＰＣＩバスにおける不具合の原因の解析を行う
ためのＰＣＩバストレース回路であって、 前記ＰＣＩバスで発生しているエラーの要因を観測する
観測手段を前記ブリッジ回路に有することを特徴とする
ＰＣＩバストレース回路。 - 【請求項２】 前記観測手段の観測結果を保持する保持
手段と、前記システムバスから入力される読出し要求に
応じて前記保持手段の保持内容を前記システムバスに送
出する手段とを前記ブリッジ回路に含むことを特徴とす
る請求項１記載のＰＣＩバストレース回路。 - 【請求項３】 前記観測手段は、前記ＰＣＩバスと前記
システムバスと内部ロジックとによるエラーを検出して
その要因を特定し、この特定が可能な場合にその要因を
前記保持手段に書込むよう構成したことを特徴とする請
求項１または請求項２記載のＰＣＩバストレース回路。 - 【請求項４】 前記観測手段は、前記ＰＣＩバスの動作
を２進化して前記保持手段に書込むよう構成したことを
特徴とする請求項１から請求項３のいずれか記載のＰＣ
Ｉバストレース回路。 - 【請求項５】 前記保持手段は、前記エラーが発生した
時のトランザクションを保存するためにアドレス及びコ
マンドを保持するよう構成したことを特徴とする請求項
１から請求項４のいずれか記載のＰＣＩバストレース回
路。 - 【請求項６】 ブリッジ回路を介してシステムバスに接
続されるＰＣＩバスにおける不具合の原因の解析を行う
ためのＰＣＩバストレース回路であって、 前記ＰＣＩバス上に発生する全てのトランザクションを
解析するＰＣＩバス解析手段と、 前記ＰＣＩバスにおいて発生しているエラーが前記ＰＣ
Ｉバス解析手段で検出された時にその要因を前記ＰＣＩ
バスから取出す手段と、 前記ＰＣＩバスで発生しているエラーが検出された時の
要因を保持する保持手段と、 前記前記ＰＣＩバスから取出された要因を前記保持手段
に書込む書込み手段と、 前記システムバスを介して入力される読出し要求に応じ
て前記保持手段に保持された前記要因を読出して前記シ
ステムバスに出力する読出し手段とを前記ブリッジ回路
に有することを特徴とするＰＣＩバストレース回路。 - 【請求項７】 前記ＰＣＩバス解析手段は、前記エラー
が発生した時のトランザクションを保存するためにアド
レス及びコマンドを保持する手段を含み、前記書込み手
段が前記ＰＣＩバス解析手段に保持された前記アドレス
及び前記コマンドを前記保持手段に書込むよう構成した
ことを特徴とする請求項６記載のＰＣＩバストレース回
路。 - 【請求項８】 前記ＰＣＩバス上のアドレスと前記シス
テムバス上のアドレスとを相互に変換するアドレス変換
手段を前記ブリッジ回路に含み、前記アドレス変換手段
で変換されたアドレスを前記保持手段に書込むよう構成
したことを特徴とする請求項６または請求項７記載のＰ
ＣＩバストレース回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9317558A JPH11149421A (ja) | 1997-11-19 | 1997-11-19 | Ｐｃｉバストレース回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9317558A JPH11149421A (ja) | 1997-11-19 | 1997-11-19 | Ｐｃｉバストレース回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11149421A true JPH11149421A (ja) | 1999-06-02 |
Family
ID=18089606
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9317558A Pending JPH11149421A (ja) | 1997-11-19 | 1997-11-19 | Ｐｃｉバストレース回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11149421A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006260273A (ja) * | 2005-03-17 | 2006-09-28 | Ricoh Co Ltd | サブシステムモジュール、情報処理装置およびサブシステムモジュールにおけるデータ転送方法 |
| JP2017533684A (ja) * | 2015-02-05 | 2017-11-09 | 中▲車▼青▲島▼四方▲車▼▲輛▼研究所有限公司Ｃｒｒｃ Ｑｉｎｇｄａｏ Ｓｉｆａｎｇ Ｒｏｌｌｉｎｇ Ｓｔｏｃｋ Ｒｅｓｅａｒｃｈ Ｉｎｓｔｉｔｕｔｅ Ｃｏ．，Ｌｔｄ． | 電車のためのトラクション制御システム |
-
1997
- 1997-11-19 JP JP9317558A patent/JPH11149421A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006260273A (ja) * | 2005-03-17 | 2006-09-28 | Ricoh Co Ltd | サブシステムモジュール、情報処理装置およびサブシステムモジュールにおけるデータ転送方法 |
| JP4589768B2 (ja) * | 2005-03-17 | 2010-12-01 | 株式会社リコー | 情報処理装置 |
| JP2017533684A (ja) * | 2015-02-05 | 2017-11-09 | 中▲車▼青▲島▼四方▲車▼▲輛▼研究所有限公司Ｃｒｒｃ Ｑｉｎｇｄａｏ Ｓｉｆａｎｇ Ｒｏｌｌｉｎｇ Ｓｔｏｃｋ Ｒｅｓｅａｒｃｈ Ｉｎｓｔｉｔｕｔｅ Ｃｏ．，Ｌｔｄ． | 電車のためのトラクション制御システム |
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