NO170113B - Kontroll-logikk for paritets-integritet - Google Patents

Description

Oppfinnelsen vedrører en anordning for å verifisere den riktige operasjonen av en feildeteksjonskrets i en modul i et databehandlingssystem som har et flertall av moduler og en behandlingsmodul som omfatter en prosessorenhet, hvor informasjon overføres via en buss fra én modul til en annen eller fra behandlingsmodulen til én av et flertall av moduler i form av en gruppe av signaler som representerer et sett av informasjonsbiter og minst én kontrollbit, idet nevnte kontrollbit i tilknytning til nevnte informasjonsbitsett representerer korrektheten av nevnte informasjonsbitsett, og der nevnte feildeteksjonskrets ved mottagelse av nevnte signalgruppe leverer et signal som betegner hvorvidt nevnte informasjonsbitsett inneholder en feil eller ikke, idet nevnte anordning tilhører nevnte behandlingsmodul.

I datamaskinsystemer blir data overført mellom forskjellige komponenter ved meget høye takter. Vanligvis opptrer disse overføringer inn og ut av en lagerenhet knyttet til datamaskinsystemet til en prosessorenhet (CPU) eller perifer-utstyr via en buss. For å unngå feil, foretas kontroller generelt på de overførte data. For at disse kontroller imidlertid skal være gyldige, må deteksjonskretsen være operativ.

Derfor er der et behov for å tilveiebringe logikk som bekrefter at disse deteksjonskretser er operative. Bekreftelseslogikken som inngår i datamaskinsystemet ifølge foreliggende oppfinnelse forstyrrer ikke operasjonen hos deteksjonskretsene under en normal operasjonsmodus.

Derfor tilveiebringes der en anordning av den innledningsvis nevnte type, hvilken kjennetegnes ved en generatorkrets for mottagelse fra nevnte prosessorenhet det nevnte sett av informasjonsbiter på et sett av inngangsterminaler og for mottagelse av et ytterligere signal på en ytterligere inngangsterminal, idet nevnte generatorkrets, i en lesemodus, genererer et første utgangssignal som betegner hvorvidt settet av informasjonsbit ter som mottas inneholder en feil, og i en skrivemodus genererer et andre utgangssignal som representerer kontrollbiten for settet av informasjonsbiter som mottas derved, og

en portkrets for generering av nevnte ytterligere signal til nevnte generatorkrets, idet nevnte portkrets mottar minst første og andre inngangssignaler, idet nevnte første inngangssignal representerer kontrollbit signalet som tilhører settet av informasjonsbiter mottatt av nevnte generatorkrets, idet nevnte andre inngangssignal betegner hvorvidt kontrollbiten som genereres av nevnte generatorkrets skal være en gyldig eller ugyldig kontrollbit, idet nevnte portkrets i nevnte lesemodus bevirker nevnte ytterligere signal til å tilsvare nevnte første inngangssignal og i nevnte skrivemodus bevirker nevnte ytterligere signal til å tilsvare nevnte andre inngangssignal, slik at i skrivemodusen blir gruppen av signaler som har en gyldig eller ugyldig paritet avhengig av verdien av nevnte andre inngangssignal, overført på nevnte buss til å teste evnen hos feildeteksjonskretsen i den adresserte modulen til å detektere en feil.

Ifølge ytterligere utførelsesformer av anordningen foreligger det feildeteksjonsmiddel som er operativt koplet til nevnte generatorkrets for å utmate et feilsignal som reaksjon på et klargjøringssignal. Videre kan det foreligge registermiddel, som er operativt koplet til nevnte portmiddel, til nevnte feildeteksjonsmiddel og til nevnte prosessorenhet for å generere nevnte andre inngangssignal og nevnte klargjørings-signal .

Følgelig tilveiebringes en anordning for å verifisere operer-barheten hos feildeteksjonskretser.

Den foreliggende oppfinnelse vil forstås bedre i forbindelse med den etterfølgende beskrivelse og vedlagte tegninger, hvor like henvisningstall angir like deler.

Fig. 1 viser et funksjonsblokkskjema over en behandlingsmodul i et datamaskinsystem i hvilket den foretrukne utførelsesform av foreliggende oppfinnelse finnes. Fig. 2 viser et logisk blokkskjema over et paritets-kontrollregister11 ifølge den foretrukne utførelsesform av foreliggende oppfinnelse. Fig. 3 viser et logisk blokkskjema over en adresseparitets-generator ifølge den foretrukne utførelsesform av foreliggende oppfinnelse. Fig. 4 viser et logisk blokkskjema over en dataparitetsgenererings- og kontroll-logikk ifølge den foretrukne utførelsesform av foreliggende oppfinnelse. Fig. 5 viser et logisk blokkskjema over en paritetsfeil-detekteringskrets ifølge den foretrukne utførelses-form av foreliggende oppfinnelse.

I fig. 1 er vist et blokkskjema over en behandlingsmodul i et datamaskinsystem, idet datamaskinsystemet utgjøres av et flertall moduler. Behandlingsmodulen, som omfatter en mikroprosessor 10, kommuniserer med andre moduler via en høyhastighets parallell buss 20. Under les, skriv eller les-modifiser-skrivoperasjoner ved hjelp av behandlingsmodulen, bestemmer 23 adressebiter (A01-A23) adressen for byten (eller ordet) som skal leses eller skrives. Tre adresseparitets-biter (AP0-AP2) genereres av en adresseparitetsgenererings-logikk 25 for hver adresse som er gjort gjeldende på bussen 20 (i den foretrukne utførelsesform en paritetsbit for hver adressebyte). Samtlige øvriges moduler som danner tilpasning til bussen 20 overvåker adresse og adresseparitetsinformasjon på bussen, idet hver modul på bussen er tilegnet en entydig adresse. Hvis adressen som er gjort gjeldende på bussen 20 passer sammen med adressen som er tilegnet og pariteten er riktig, reagerer modulen på den bestemte operasjonen. Hvis adressepariteten er feilaktig, vil der ikke være noen reaksjon fra noen modul. Adresseparitetskontroll-logikken (ikke vist) på hver modul vil hindre den modulen i å reagere hvis adressepariteten er feilaktig, selv når der er en tilpasning mellom den hevdede adresse og modulenes tildelte adresse. <*>

To dataparitetsbiter (DPOL, DPOU) genereres for hver skriveoperasjon til bussen 20 eller til en lokal lagerenhet 30 knyttet til behandlingsmodulen. I den foretrukne utførelsesform blir paritetsinformasjonen for den lokale lagerenheten 30 lagret i et 16KX to-bit paritet RAM 31. Under kraftinnkoplingen blir dataparitetskontrolleringen på behandlingsmodulen satt ut av funksjon via et paritets-kontrollregister 40 inntil nevnte paritets RAM 31 kan igang-settes på riktig måte. Nevnte paritetsbiter for den lokale lagerenhet 3 initialiseres ved å utføre lese/skriveoperasjoner til hver adresse i lagerenheten 30. En skriveoperasjon til et lagersted med nevnte data som tidligere er blitt lagret på det stedet (innhentet under lesningen) setter nevnte paritetsbiter til den riktige tilstand for den adressen. Etter at nevnte dataparitetskontrollering er muliggjort via paritetskontrollregisteret 40 som reaksjon på et instruksjonsstyresignal (INSTR) fra mikroprosessoren 10, blir nevnte dataparitet kontrollert under samtlige leseoperasjoner fra bussen 20 og fra den lokale lagerenhet 30. Dataparitetsgenererings/kontroll-logikken 50 genererer paritet for data utmatet fra mikroprosessoren 10, og kontrollerer paritet for data innmatet til behandlingsmodulen fra bussen 20 eller lest fra det lokale lageret 30, som reaksjon på styresignaler fra paritetskontrollregisteret 40. To utgangslinjer fra dataparitetsgenererings/kontroll-logikken 50 er koplet til en paritetsfeildeteksjonskrets 60. Paritetsfeildeteksjonskfetsen 60 detekterer nærværet av paritetsfeil som reaksjon på styresignaler fra paritetskontrollregisteret 40 og genererer et feilsignal, FEIL, og kopler feilsignalet til mikroprosessoren 10. Paritetskontrollregisteret 40 tilveiebringer evnen for mikroprosessoren 10 til å instruere dataparitetsgenererings/ kontroll-logikken 50 og adresseparitetsgenereringslogikken 25 til å generere uriktig paritet på en hvilken som helst angitt paritetsbit. Hvis dataparitetsgenererings/kontroll-logikken 50 er blitt instruert til å generere dårlig dataparitet, vil dårlig paritet bli generert ved den første skriveoperasjon umiddelbart etterfølgende skrivningen til paritetskontrollregisteret 40. Hvis adresseparitetsgenereringslogikken 25 var blitt instruert til å generere dårlig adresseparitet, ville dårlig paritet bli generert inntil etter den første skriveoperasjonen som umiddelbart etterfølger skrivningen til paritetskontrollregisteret 40. Der er ingen adresseparitet på den lokale adressebussen, og derfor vil instruksjoner som innhentes fra den lokale lagerenheten 30 under den tid som adresseparitetsgenereringslogikken 25 genererer dårlig adresseparitet på behandlingsmodulen, bli utført på en normal måte. Den første skriveoperasjonen til en adresse hos et lagersted som befinner seg på en modul koplet til bussen 20 og som er en annen enn behandlingsmodulen, vil teste evnen hos den modulen til å detektere en adresseparitetsfeil. Som nevnt ovenfor vil den modulen ikke reagere og på denne måte blir adresseparitetsgenereringslogikken 25 og adresse-paritetsdeteksjonskretsene for den modulen bekreftet. Dataparitetsgenererings/kontroll-logikken 50 på behandlingsmodulen kontrolleres ved å lese et lagersted i hvilket ukorrekt paritet er blitt lagret. Når mikroprosessoren mottar det forventede feilsignalet, FEIL, er operasjonen hos dataparitetsgenererings/kontroll-logikken 50 blitt bekreftet.

Idet det vises til fig. 2, er der vist et logisk blokkskjema over paritetskontrollregisteret 40. Paritetskontrollregisteret 40 består av to deler. Den første delen i paritetskontrollregisteret 40 omfatter en lås (holdekrets) 41 som inneholder de biter som angir hvilken byte (bitgruppe) hos adressen eller datainformasjonen som skal genereres med dårlig paritet. Den andre delen av paritetskontrollregisteret 40 realiseres med en vippe 42 av D-typen. Vippen 42 av D-typen inneholder en bit som angir om dataparitetskontrollering skal muliggjøres eller ikke muliggjøres på behandlingsmodulen, idet klargjørings/sperringssignalet (ENPTYC, også benevnt ENA/DIS) er koplet til paritetsfeildeteksjonskretsen 60. Utgangssignalene fra lås 41, BADAPO-2 danner adresseparitetsstyresignalene og er koplet til adresseparitetsgenereringslogikken 25 og angir hvilken byte hos adresseinformasjonen som skal genereres med dårlig paritet, idet BADAPO er relatert til den minst signifikante byte i adresseinformasjonen. Utgangssignalene fra låsen 48, BADDPU og BADDPL danner dataparitetskontrollsignalene og er koplet til dataparitetsgenererings/kontroll-logikken 50 og angir hvilken byte av datainformasjonen som skal genereres med dårlig paritet, idet BADDPL er relatert til den minst signifikante byte i datainformasjonen. Både låsen 41 og vippen 42 av D-typen er slettet etter tilførsel av et hoved-tilbakestillingssignal (MCPRST). Signalet BHPTYA er et signal som blir aktivt når adressen hos paritetskontrollregisteret 40 dekodes. Signaler BHPTYC genereres ved 0G-behandling av det dekodede adressesignalet BHPTYA med en skrivepuls (strobe), UPCWRT, idet skrivepulsen er et styresignal fra mikroprosessoren 10. Signalet UPFC05, som angir at en overvåkerdataoperasjon utføres, kombineres med signal BHPTYC, som danner signalet CKBHPY anvendt til å klokke innholdet av de bufferbehandlede databiter, BUFD02-BUFD07, inn i paritetskontrollregisteret 40. J-K vippe 43 settes via den aktive transmisjonen av signalet BHPTYA når en skrivning til paritetskontrollregisteret 40 utføres. Dette fjerner slettingen til låsen 41 og tillater at et paritetsstyreord (BUFD02-BUFD06) kan låses på den bakre kant av klokkesignalet CKBHPY. J-K vippen 43 forblir satt inntil en skrivning til en adresse som er en annen enn paritetskontrollregisteret 40 utføres. Signalet UPADST er et signal fra mikroprosessoren 10 som angir at en gyldig adresse er hevdet på adresslinjene 1-23. Den bakre kant av signalet UPADST anvendes til å klokke J-K vippens 43 tilbakestillings-terminal hvis BHPTYA ikke hevdes og UPCWRT er en logisk en (når UPCWRT er en logisk en, opptrer en skriveoperasjon). Mikroprosessoren ifølge den foretrukne utførelsesform er en Motorola 68000.

Idet der henvises til fig. 3, er vist et logisk blokkskjema over adresseparitetsgenereringslogikken 25. Adresseparitetsgenereringslogikken 25 ifølge den foretrukne utførelsesform består av tre Fairchild F280 paritetsgenerator integrerte kretsbrikker 25-1, 25-2 og 25-3. Signaler BADAPO-2 koples fra paritetskontrollregisteret 40. Når signalet BADAPO er en logisk null, genereres den riktige pariteten på utganen MBAPYO, som tilsvarer adresseparitetssignalet APO. Når signalet BADAPO er en logisk en, genererer paritetsgeneratoren 25-1 en feilaktig eller dårlig paritet på utgangen MBAPYO. En lignende virkning opptrer relativt signalene BADAP1 og BADAP2 med hensyn til nevnte respektive utgangsparitetsbiter MBAPY1 og MBAPY2. Inngangssignalene UPBA01-UPBA23 representerer adresselinjene A01-A23.

Idet der vises til fig. 4, er vist et logisk blokkskjema over dataparitetsgenererings/kontroll-logikken 50. Et program i mikroprosessoren 10 utfører en test av paritetskontroll-logikken. Programmet kommanderer med hensikt data med dårlig paritet til å bli generert og skrevet inn i lagerenheten 30. Mens programmet utføres, og kommandoen for data med dårlig (eller ugyldig) paritetsgenerering fortsatt er aktiv, blir instruksjoner lest fra lagerenhetet 30. Det er ønskelig å lese disse instruksjonsord fra lagerenheten 30 uten å avbryte paritetskontrollfunksjonen selv om paritetskontrollregisteret 40 settes opp til å kommandere genereringen av dårlig paritet. Derfor innbefattes logikk slik at så snart styringen settes opp, vil den ugyldige paritetsgenerings-funksjon og den gyldige paritetskontrollfunksjonen ikke forstyrre hverandre og uten å måtte veksle styrefunksjonen mellom gyldige og ugyldige paritetsoperasjoner, ettersom paritetsgenererings/ kontroll-logikken 50 utfører både genererings og kontrollfunksjonen.

Et program utførés også i mikroprosessoren 10 for å utføre en test av paritetskontrollkretsen for de andre modulene koplet til bussen 20 som er andre enn behandl ingsmodulen ved med hensikt å kommandere data med dårlig paritet til å bli generert og skrevet til disse buss-koplete-moduler. Under denne situasjon forventes et feilsignal (ikke vist) å bli returnert fra modulens paritetsfeildeteksjonskrets 60' (ikke vist) til mikroprosessoren 20 som reaksjon på skriveoperasjonen med feilaktig paritet, hvorved kontrolleres evnen hos den modulens paritetsfeildeteksjonskrets 60' til å detektere og rapportere dataparitetsfeil.

Dataparitetsgenererings/kontroll-logikken 50 ifølge den foretrukne utførelsesform av foreliggende oppfinnelse består av to Fairchild F280 paritetsgeneratorer 51, 52, to OG-porter 53, 54, og to ekslusive-ELLER-porter 55, 56 som tillater at feilaktig dataparitet genereres under skriveoperasjoner og dataparitetskontrollering å bli utført riktig under leseoperasjoner uten å måtte modifisere inngangsstyresignalene fra paritetskontrollregisteret 40 mens en test utføres som krever både lese og skriveoperasjoner. Paritetsgeneratoren 51, 52 genererer paritet, GENDPL, GENDPU, under skriveoperasjoner, og kontrollparitet under leseoperasjoner, DPELWR og DPEUPR. De genererte paritetssignaler GENDPL og GENDPU koples til bussdrivere (ikke vist) og lagerenheten 30, og paritetsindikatorsignalene DPELWR og DPEUPR koples til paritetsfeildeteksjonskretsen 60.

Når riktig dataparitet skal genereres, er signalene BADDPL og BADDPU fra paritetskontrollregisteret 40 en logisk null. Dette bevirker GBADPL og GBADPU til å være en logisk null og bevirker dessuten DAPTYL og DAPTYU til å være en logisk en (eller høy). Inngangssignaler LCBPYL og LCBPYU er en logisk en for skriveoperasjoner ettersom paritet RAM's 31 utgang og modulbussmottakeren (ikke vist) har tre tilstander under denne tidsperiode. Ettersom DÅPTYL er en logisk en, vil sum 0 utmatningen fra paritetsgeneratoren 51 generere den riktige paritet.

En logisk en for signalet BADDPL vil bevirke at feilaktig paritet genereres på GENDPL for skriveoperasjoner. Dette skyldes at GBADPL er en logisk en som medfører at DAPTYL er en logisk null. Et lignende forhold er tilstede mellom signalene BADDPTJ og GENDPU. Paritetskontrollering påvirkes ikke av tilstanden for signalene BADDPL eller BADDPU ettersom signal UPCWRT er en logisk null under leseoperasjoner.

Under leseoperasjoner befinner paritetsbiten seg i signaler LCBPYL og LCBPYU mottatt fra bussmottakerne (ikke vist) eller nevnte paritets RAM's 31 utgang. Tilstanden for LCBPYL og LCBPYU gjengis i tilstanden for DAPTYL. Hvis derfor samtlige åtte inngangsbiter UPBD00-UPBD07 pluss paritetsbiten LCBPYL er et oddetall av biter i den logiske en-tilstand, er sum E-utgangen lav, dvs. DPELWR er lav som angir ingen feil for lesningen. Antallet av logiske enere som presenteres på inn-gangene hos de respektive paritetsgeneratorer 51, 52 gjengis 1 de respektive utgangers sum E og sum 0 hos de respektive paritetsgeneratorer 51, 52. Der bør være et oddetall av enere tilstede hvis pariteten er riktig for de presenterte data. Derfor bør DPELWR og DPEUPR være lav eller en logisk null. Disse paritetskontrollutgangssignaler koples til paritetsfeildeteksjonskretsen 60.

Idet der vises til fig. 5, er der vist et logisk blokkskjema over paritetsfeildeteksjonskretsen 60. Signaler DPELWR og DPEUPR tillates å passere gjennom en port 62 hvis paritetskontrollering er muliggjort, dvs. signal ENPTYC fra paritetskontrollregisteret 40 er en logisk en, øvre og nedre datapuls (strobe) signaler fra mikroprosessoren 10 (UPDSTU og UPDSTL) hevdes, og en leseoperasjon opptrer, dvs. UPCWRT- er høy. Et klokkesignal, READCK, klokker dataparitet-vippe 61 etter at tilstrekkelig tid er forløpt til at signalet DATAPE har vært stabilt under minst en forutbestemt tidsperiode. Hvis en feil i pariteten er blitt detektert, blir feilsignalet, FEIL, utmatet til mikroprosessoren 10.

Selv om der er blitt vist hva som ansees å være den foretrukne utførelsesform av foreliggende oppfinnelse, vil det forståes at mange endringer og modifikasjoner kan foretas deri uten å avvike fra den vesentlige ide og omfanget ved oppfinnelsen. Det er derfor hensikten at de vedlagte patentkrav skal dekke samtlige slike endringer og modifikasjoner som faller innenfor det sanne omfang av oppfinnelsen.

Claims (3)

1. Anordning for å verifisere den riktige operasjonen av en feildeteksjonskrets i en modul i et databehandlingssystem som har et flertall av moduler og en behandlingsmodul som omfatter en prosessorenhet (10), hvor informasjon overføres via en buss fra én modul til en annen eller fra behandlingsmodulen til én av et flertall av moduler i form av en gruppe av signaler som representerer et sett av informasjonsbiter og minst én kontrollbit, idet nevnte kontrollbit i tilknytning til nevnte informasjonsbitsett representerer korrektheten av nevnte informasjonsbitsett, og der nevnte feildeteksjonskrets ved mottagelse av nevnte signalgruppe leverer et signal som betegner hvorvidt nevnte informasjonsbitsett inneholder en feil eller ikke, idet nevnte anordning tilhører nevnte behandlingsmodul, karakterisert ved : en generatorkrets (51) for mottagelse fra nevnte prosessorenhet (10) det nevnte sett av informasjonsbiter (UPBD 00-07) på et sett av inngangsterminaler og for mottagelse av et ytterligere signal (DAPTYL) på en ytterligere inngangsterminal, idet nevnte generatorkrets (51), i en lesemodus, genererer et første utgangssignal (DPELWR) som betegner hvorvidt settet av informasjonsbiter som mottas inneholder en feil, og i en skrivemodus genererer et andre utgangssignal (GENDPL) som representerer kontrollbiten for settet av informasjonsbiter som mottas derved, og en portkrets (53, 55) for generering av nevnte ytterligere signal (DAPTYL) til nevnte generatorkrets, idet nevnte portkrets mottar minst første og andre inngangssignaler, idet nevnte første inngangssignal (LCBPYL) representerer kontrollbit signalet som tilhører settet av informasjonsbiter mottatt av nevnte generatorkrets, idet nevnte andre inngangssignal (BADDPL) betegner hvorvidt kontrollbiten som genereres av nevnte generatorkrets skal være en gyldig eller ugyldig kontrollbit, idet nevnte portkrets i nevnte lesemodus bevirker nevnte ytterligere signal til å tilsvare nevnte første inngangssignal og i nevnte skrivemodus bevirker nevnte ytterligere signal til å tilsvare nevnte andre inngangssignal, slik at i skrivemodusen blir gruppen av signaler som har en gyldig eller ugyldig paritet avhengig av verdien av nevnte andre inngangssignal, overført på nevnte buss til å teste evnen hos feildeteksjonskretsen i den adresserte modulen til å detektere en feil.

2. Anordning som angitt i krav 1, karakterisert ved: feildeteksjonsmiddel (60) som er operativt koplet til nevnte generatorkrets (51) for å utmate et feilsignal som reaksjon på et klargjøringssignal.

3. Anordning som angitt i krav 2, karakterisert ved: registermiddel (40), som er operativt koplet til nevnte portmiddel (53, 55), til nevnte feildeteksjonsmiddel (60) og til nevnte prosessorenhet for å generere nevnte andre inngangssignal og nevnte klargjøringssignal.